本文選題：高級(jí)綜合　切入點(diǎn)：可編程門陣列　出處：《計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)》2017年07期 　論文類型：期刊論文

【摘要】：為了提高基于FPGA平臺(tái)的SoC設(shè)計(jì)方案的開發(fā)速度和運(yùn)行性能,提出一種基于高層次代碼轉(zhuǎn)換的高級(jí)綜合優(yōu)化方法.首先將高級(jí)語(yǔ)言算法進(jìn)行軟硬件劃分,確定在硬件上執(zhí)行的部分;然后針對(duì)在硬件上執(zhí)行的算法部分,通過代碼轉(zhuǎn)換去除函數(shù)間數(shù)據(jù)依賴性、提高循環(huán)體并行性,并對(duì)循環(huán)體進(jìn)行流水線化;最后將優(yōu)化方法應(yīng)用到Alpha-beta搜索算法,完成Blokus-Duo設(shè)計(jì).實(shí)驗(yàn)結(jié)果表明,該方法將高級(jí)語(yǔ)言描述自動(dòng)轉(zhuǎn)化為適于高級(jí)綜合工具優(yōu)化的代碼模式,提高高級(jí)綜合生成電路的性能,優(yōu)化后高級(jí)綜合生成電路的速度比優(yōu)化前提高了14倍.
[Abstract]:In order to improve the development speed and performance of SoC design scheme based on FPGA platform, a high level synthesis optimization method based on high-level code conversion is proposed. Then, according to the algorithm part executed on the hardware, the data dependence between functions is removed by code conversion, the parallelism of loop body is improved, and the loop body is pipeline. Finally, the optimization method is applied to the Alpha-beta search algorithm to complete the Blokus-Duo design. The experimental results show that the method can automatically transform the high-level language description into a code pattern suitable for the optimization of advanced synthesis tools, and improve the performance of the advanced synthesis generation circuit. After optimization, the speed of advanced synthesis generation circuit is 14 times faster than that before optimization.
【作者單位】： 天津市成像與感知微電子技術(shù)重點(diǎn)實(shí)驗(yàn)室天津大學(xué)微電子學(xué)院;
【基金】：國(guó)家自然科學(xué)基金(61574099)
【分類號(hào)】：TN402

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級(jí)參考文獻(xiàn)】

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