本文選題：模數(shù)轉(zhuǎn)換器　切入點(diǎn)：連續(xù)時(shí)間∑-△　出處：《浙江大學(xué)》2017年碩士論文　論文類型：學(xué)位論文

【摘要】：近年來(lái),無(wú)線通信領(lǐng)域的技術(shù)得到了快速的發(fā)展,在各種類型的接收機(jī)系統(tǒng)中,模數(shù)轉(zhuǎn)換器(ADC)作為模擬部分和數(shù)字部分的橋梁,在整個(gè)系統(tǒng)中起著非常重要的作用。連續(xù)時(shí)間∑-△ ADC由于高精度、低功耗和內(nèi)置抗混疊濾波器等優(yōu)勢(shì),特別適合應(yīng)用在接收機(jī)系統(tǒng)中,因此得到了廣泛的研究和關(guān)注。本文基于TSMC 65nm工藝設(shè)計(jì)了 一種應(yīng)用于零中頻接收機(jī)的30MHz帶寬、13位精度的連續(xù)時(shí)間∑-△ ADC。論文對(duì)比了多種不同結(jié)構(gòu)ADC的實(shí)現(xiàn)原理和優(yōu)缺點(diǎn),分析了連續(xù)時(shí)間∑-A ADC的多種優(yōu)勢(shì),綜合考慮了系統(tǒng)的穩(wěn)定性和功耗等因素,并經(jīng)過(guò)matlab建模驗(yàn)證,論文最后選擇了 20倍過(guò)采樣、三階、四比特量化、單環(huán)、反饋型系統(tǒng)架構(gòu)。在電路實(shí)現(xiàn)過(guò)程中,充分論證了積分放大器的有限帶寬和有限增益對(duì)系統(tǒng)的影響,并給出了合理的設(shè)計(jì)值,而且通過(guò)電容陣列修正了積分器系數(shù)的變化。為了方便后面的電路設(shè)計(jì),在Cadence下用veriloga和理想器件搭建了系統(tǒng)模型,通過(guò)把每個(gè)子模塊的指標(biāo)代入系統(tǒng)模型中進(jìn)行迭代仿真驗(yàn)證,最后確定了每個(gè)子模塊的指標(biāo)參數(shù)。針對(duì)環(huán)路延時(shí)問(wèn)題,通過(guò)增加額外的延時(shí)補(bǔ)償DAC加以修正,并且采用的多比特量化器和DAC降低了時(shí)鐘抖動(dòng)的影響。為了提高多比特DAC的線性度,降低DAC非線性對(duì)系統(tǒng)整體性能的影響,加入了一階整形DWA算法的動(dòng)態(tài)元件匹配模塊。論文設(shè)計(jì)的連續(xù)時(shí)間∑-△ ADC電路最終實(shí)現(xiàn)了在1.2G采樣頻率下,對(duì)于±600mV擺幅、1MHz--30MHz帶寬的輸入信號(hào),信噪比可以達(dá)到82dB,而且論文完成了相應(yīng)的版圖設(shè)計(jì),并且可以滿足系統(tǒng)的設(shè)計(jì)需求。
[Abstract]:In recent years, the technology of wireless communication has been developed rapidly. In various types of receiver systems, A / D converter (ADC) is used as a bridge between analog and digital parts. Because of the advantages of high precision, low power consumption and built-in anti-aliasing filter, continuous time 鈭，

本文編號(hào)：1616753