本文選題：現(xiàn)場可編程門陣列　切入點：可編程邏輯塊　出處：《復(fù)旦學(xué)報(自然科學(xué)版)》2017年04期 　論文類型：期刊論文

【摘要】：新型FPGA普遍使用了6輸入查找表以實現(xiàn)可編程邏輯,如Xilinx公司的Virtex 5系列、Ultrascale系列等.由于I/O數(shù)量有限,針對這些芯片的CLB功能測試,可選擇ILA級聯(lián)測試法并利用位流回讀進行故障定位,但由于CLB存在路徑互斥,覆蓋所有故障所需配置較多,而位流回讀較為緩慢,限制了定位速度.BIST測試法通過直接檢測CLB的輸出來發(fā)現(xiàn)故障,所需配置數(shù)量少于ILA級聯(lián)法,但需要將測試激勵傳遞到所有BUT導(dǎo)致端口負載大,布線存在困難.本文提出了一種將ORA中閑置資源配置為鎖存器鏈,以便傳遞測試激勵的方法.該方法降低了端口負載.同時利用剩余的邏輯資源建立掃描鏈,大幅加快了故障定位速度.在Xilinx 7系列FPGA上的實驗結(jié)果表明,與其他文獻所用測試方案比較,測試所需配置次數(shù)由30次降低到26次,故障定位所需時間在2.4MHz時鐘驅(qū)動下可達61.35ns.
[Abstract]:The new FPGA generally uses six input lookup tables to implement programmable logic, such as Xilinx's Virtex 5 series ultrasound cale series. Due to the limited number of I / O, the CLB function test for these chips, We can choose ILA cascade test method and use bit stream backreading for fault location. However, due to the existence of path exclusion in CLB, more configurations are required to cover all failures, and bit stream backreading is slow. The location-speed .BIST test method detects faults by directly detecting the output of the CLB. The number of configurations required is less than that of the ILA cascade method, but the need to pass test incentives to all BUT results in a heavy port load. This paper presents a method of configuring idle resources in ORA as latch chains in order to transfer test excitation. This method reduces port load and establishes scanning chain using remaining logical resources. The experimental results on Xilinx 7 series FPGA show that, compared with the test schemes used in other literatures, the configuration times of the tests are reduced from 30 times to 26 times, and the time required for fault location can reach 61.35 ns under the driving of 2.4 MHz clock.
【作者單位】： 復(fù)旦大學(xué)專用集成電路與系統(tǒng)國家重點實驗室;
【分類號】：TN407

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本文編號：1567607