本文關(guān)鍵詞： 時(shí)鐘樹(shù)綜合 靜態(tài)時(shí)序分析 時(shí)序收斂　出處：《微電子學(xué)》2017年05期 　論文類(lèi)型：期刊論文

【摘要】：針對(duì)低頻下數(shù)字集成電路實(shí)現(xiàn)時(shí)序收斂需要插入大量緩沖器而導(dǎo)致芯片布線困難、運(yùn)行時(shí)間較長(zhǎng)等問(wèn)題,提出了一種降低時(shí)鐘樹(shù)級(jí)數(shù)與增加保持時(shí)間余量相結(jié)合的時(shí)鐘樹(shù)綜合方案。基于CSMC 0.35μm CMOS工藝,采用提出的方案,使用IC Compiler和Prime Time工具,分別完成了應(yīng)用于高精度隔離型Σ-ΔADC芯片的低速數(shù)字濾波器的物理設(shè)計(jì)以及靜態(tài)時(shí)序分析。結(jié)果表明,與傳統(tǒng)方案相比,保持時(shí)間負(fù)松弛總值降低了95.62%,時(shí)序收斂所需緩沖器個(gè)數(shù)減少了約98.13%,運(yùn)行時(shí)間縮短了97.25%,有效地降低了布線擁塞程度,快速有效地實(shí)現(xiàn)了時(shí)序收斂。
[Abstract]:In order to realize timing convergence of digital integrated circuits at low frequency, a large number of buffers need to be inserted, which leads to difficult wiring and long running time. A clock tree synthesis scheme based on CSMC 0.35 渭 m CMOS process is proposed, which combines the reduction of clock tree progression and the increase of retention time margin. Use the IC Compiler and Prime Time tools. The physical design and static timing analysis of low speed digital filter applied to high precision isolated 危-螖 ADC chip are completed respectively. The results show that compared with the traditional scheme. The total negative relaxation value of holding time is reduced by 95.62, the number of buffers needed for timing convergence is reduced by 98.13, the running time is shortened by 97.25, and the routing congestion degree is effectively reduced. The timing convergence is realized quickly and effectively.
【作者單位】： 湘潭大學(xué)物理與光電工程學(xué)院;微光電與系統(tǒng)集成湖南省工程實(shí)驗(yàn)室;
【基金】：國(guó)家自然科學(xué)基金資助項(xiàng)目(61233010) 湖南省自然科學(xué)杰出青年基金資助項(xiàng)目(2015JJ1014)
【分類(lèi)號(hào)】：TN402
【正文快照】： 0引言在大部分?jǐn)?shù)字集成電路中,各時(shí)序元件之間的數(shù)據(jù)傳輸由一個(gè)同步時(shí)鐘信號(hào)控制。時(shí)鐘信號(hào)對(duì)集成電路的性能起著關(guān)鍵性的作用,也就是說(shuō),時(shí)鐘信號(hào)的設(shè)計(jì)質(zhì)量決定了芯片性能的好壞。時(shí)鐘信號(hào)通常是整個(gè)芯片中扇出最大、通過(guò)距離最長(zhǎng)、運(yùn)行速度最快的信號(hào),必須保證在最差的條件

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本文編號(hào)：1485745