本文關鍵詞： SRAM 工藝變化 低電壓 復制位線 靈敏放大器 時序偏差 失調電壓　出處：《安徽大學》2017年碩士論文　論文類型：學位論文

【摘要】：隨著集成電路(IC)行業(yè)快速發(fā)展,高集成度,高速低功耗已成為未來集成電路發(fā)展的趨勢。高集成度需要更小的半導體工藝尺寸,然而工藝尺寸較小會引起較大的工藝偏差。為了實現(xiàn)低功耗的目的,供電電壓也在不斷降低。然而電源電壓不斷降低加重了工藝偏差對電路的影響。SRAM作為IC中重要的組成部分,這種不斷增大的工藝偏差會對SRAM性能造成嚴重的影響,尤其對SRAM的工作速度,功耗以及穩(wěn)定性方面影響最為突出。針對這些工藝偏差帶來的問題,本文從復制位線以及靈敏放大器的的角度做了一些抗工藝變化的改進。本文主要做的研究工作如下:首先分析了 SRAM基本框架結構以及工作原理,然后分析了工藝偏差對SRAM里面時序信號以及靈敏放大器的影響,基于對兩者的分析,對已有的幾種常見的時序控制電路以及靈敏放大器做出分析,并且在SIMC 28nm工藝下對其結果進行仿真和比較。針對工藝變化給SRAM電路帶來的負面影響,本文從復制位以及靈敏放大器兩個方面做了改進,首先提出了一種帶有觸發(fā)器的流水型復制位線技術用于減少工藝變化對時序信號的影響,然后又從靈敏放大器的角度提出了一種自反饋襯底調節(jié)的抗工藝變化的靈敏放大器電路用于減少工藝偏差對靈敏放大器失調電壓的影響。為了驗證所提的改進型電路的性能,我們對所提電路進行蒙特卡洛仿真,與傳統(tǒng)的復制位線技術仿真結果相比,帶有觸發(fā)器的流水型復制位線技術抗工藝偏差減少了 81.34%。與傳統(tǒng)統(tǒng)的電壓型靈敏放大器仿真結果相比,帶有自反饋襯底調節(jié)的抗工藝變化的靈敏放大器的失調電壓減少了 31.73%。
[Abstract]:With the rapid development of IC industry, high integration, high speed and low power consumption have become the trend of IC development in the future. However, the smaller size of the process will cause a large process deviation, in order to achieve the purpose of low power consumption. The power supply voltage is also decreasing. However, the decrease of the supply voltage increases the influence of the process deviation on the circuit. SRAM is an important part of IC. This increasing process deviation will have a serious impact on the performance of SRAM, especially on the operating speed, power consumption and stability of SRAM. In this paper, some improvements are made from the point of view of replicating bit lines and sensitive amplifiers. The main research work of this paper is as follows: firstly, the basic frame structure and working principle of SRAM are analyzed. Then, the influence of process deviation on the timing signal and sensitive amplifier in SRAM is analyzed. Based on the analysis of both, several common timing control circuits and sensitive amplifiers are analyzed. The results are simulated and compared under the SIMC 28nm process. In view of the negative effects of the process changes on the SRAM circuits, this paper improves on the replication bit and the sensitive amplifier. Firstly, a income type replica bit line technique with trigger is proposed to reduce the influence of process change on timing signal. Then, from the point of view of sensitive amplifier, a kind of self-feedback substrate adjusted sensitive amplifier circuit is proposed to reduce the effect of process deviation on offset voltage of sensitive amplifier. Circuit performance. We do Monte Carlo simulation of the circuit and compare the simulation results with the traditional replica bit line technology. The income type replica bit line with flip-flop reduces the process deviation by 81.34. Compared with the simulation results of the traditional voltage-mode sensitive amplifier. The offset voltage of the sensitive amplifier with self-feedback substrate adjustment is reduced by 31. 73.
【學位授予單位】：安徽大學
【學位級別】：碩士
【學位授予年份】：2017
【分類號】：TP333;TN722

【相似文獻】

相關期刊論文 前7條

1 洪瑞煌;王云峰;郭東輝;;SOC設計中的硬核復用及其工藝移植[J];半導體技術;2008年05期

2 張瑛;王志功;Janet M.Wang;;VLSI隨機工藝變化下互連線建模與延遲分析[J];電路與系統(tǒng)學報;2009年05期

3 張瑛;王志功;Janet M.Wang;方承志;;VLSI中互連線工藝變化的若干問題研究進展[J];電路與系統(tǒng)學報;2010年03期

4 張瑛;王志功;方承志;楊恒新;;隨機工藝變化下互連線ABCD參數(shù)建模與仿真[J];南京郵電大學學報(自然科學版);2009年06期

5 李鑫;Janet M.Wang;唐衛(wèi)清;;工藝參數(shù)擾動下互連線時延的隨機點匹配評估算法[J];物理學報;2009年06期

6 王新勝;喻明艷;;工藝變化條件下互連延時最小緩沖器插入方法[J];北京郵電大學學報;2014年03期

7 ;[J];;年期

相關博士學位論文 前2條

1 趙宇航;銅互聯(lián)工藝中的DFM方法研究[D];復旦大學;2009年

2 李建偉;考慮工藝波動的互連線模型研究[D];西安電子科技大學;2010年

相關碩士學位論文 前3條

1 繆永良;SRAM電路抗工藝變化的關鍵技術研究[D];安徽大學;2017年

2 夏迎成;抗工藝變化的SRAM時序控制電路技術[D];安徽大學;2014年

3 王廣然;考慮工藝波動的納米級CMOS互連延時和串擾分析[D];西安電子科技大學;2012年

，

本文編號：1460264