本文關(guān)鍵詞：一種基于相對延時比模型的全數(shù)字時鐘電路產(chǎn)生器　出處：《微電子學(xué)與計算機》2017年06期 　論文類型：期刊論文

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【摘要】：設(shè)計了一種應(yīng)用于低功耗領(lǐng)域的基于相對延時比模型的全數(shù)字時鐘生成器,解決了環(huán)形振蕩器產(chǎn)生振蕩周期受到工藝偏差、環(huán)境溫度偏移和供電電壓抖動等因素影響的問題.該時鐘生成器由相對延時比生成器、映射譯碼單元和數(shù)字控制振蕩器組成.一款10~40 MHz頻率可調(diào)節(jié)的全數(shù)字時鐘電路生成器基于smic180nm CMOS工藝庫,整個芯片面積(除IO pad)為1.02mm~2.測試結(jié)果表明,當(dāng)目標(biāo)頻率設(shè)定為25 MHz,在供電電壓在1.6~2V,環(huán)境溫度在0~80℃變化時,該時鐘生成器的最大輸出頻率誤差為3%,輸出時鐘相位噪聲在1 MHz頻偏處為-114.82dBc/Hz,具有良好的頻率穩(wěn)定性.
[Abstract]:The relative delay than the digital clock generator is designed based on a model used in low power field, solve ring oscillator generates periodic oscillation by process variation, effect of ambient temperature and supply voltage offset jitter problem. The clock generator by the relative delay ratio of generator, composed of mapping decoding unit and digital control oscillator generator. Digital clock circuit of a 10~40 MHz frequency adjustable smic180nm CMOS Technology Library Based on the whole chip area (except IO pad) showed that the test results for the 1.02mm~2., when the target frequency is set to 25 MHz supply voltage at 1.6~2V ambient temperature at 0~80 Deg. C changes, the maximum output frequency error of the clock generator is 3% output, clock phase noise at 1 MHz offset is -114.82dBc/Hz, good frequency stability.

【作者單位】： 南開大學(xué)電子信息與光學(xué)工程學(xué)院;中國科學(xué)院微電子研究所;中國科學(xué)院大學(xué);
【基金】：國家自然科學(xué)基金項目(61306025,61474135)
【分類號】：TN402
【正文快照】： 3中國科學(xué)院大學(xué),北京100049)(1College of Electronic Information and Optical Engineering,Nankai University,Tianjin 300350,China;2Institute of Microelectronics,Chinese Academy of Sciences,Beijing 100029,China;3University of Chinese Academy of Sciences,Beiji

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本文編號：1418553