本文關(guān)鍵詞：基于FPGA的安全通信接口的設(shè)計與實現(xiàn)　出處：《北京郵電大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： CAN總線 FPGA verilog RSSP-I 安全防護(hù)

【摘要】：隨著鐵路運行速度的提升,鐵路安全運行的重要性也日益增長。本文使用FPGA實現(xiàn)安全通信接口,包含了CAN芯片的配置與控制以及中國鐵路安全協(xié)議RSSP的應(yīng)用兩部分內(nèi)容,具有較高的工程應(yīng)用價值。本課題主要完成的工作內(nèi)容如下： 首先用FPGA實現(xiàn)CAN協(xié)議。CAN總線是唯一具有國際標(biāo)準(zhǔn)的現(xiàn)場總線,與其他常用總線對比,在穩(wěn)定性、實時性和通用性方面均有優(yōu)勢。比起其他CAN芯片,本文選用的MCP2515具有低成本和封裝小的優(yōu)點,但由于其特有的SPI方式造成軟件實現(xiàn)的較高復(fù)雜度。本文克服了這一難點,根據(jù)“自底而上”的方法分三個層次對CAN接口進(jìn)行設(shè)計和仿真。 然后用FPGA設(shè)計和實現(xiàn)了RSSP-I協(xié)議。RSSP-I是鐵路信號安全協(xié)議,用于鐵路的封閉網(wǎng)絡(luò)。由于RSSP-I協(xié)議在現(xiàn)階段僅應(yīng)用于列車控制中心之間通信,通常使用高級語言實現(xiàn),而本文用verilog語言和FPGA平臺完成的RSSP-I協(xié)議實現(xiàn)擴(kuò)展了該協(xié)議的應(yīng)用場景,具有獨創(chuàng)性和研究價值。本文從發(fā)送端和接收端兩個角度給出實現(xiàn)通信幀協(xié)議的設(shè)計,在設(shè)計完成后對正常通信和各種異常通信做出仿真,并分析仿真波形。 完成以上兩個協(xié)議的獨立設(shè)計后,本文最后將CAN接口結(jié)合到RSSP-I協(xié)議中,并通過Signaltap工具調(diào)試完善整個程序。測試結(jié)果表明本文完成了設(shè)計要求,系統(tǒng)能達(dá)到預(yù)期的通信效果。
[Abstract]:With the improvement of railway speed, the importance of railway safe operation is increasing. This paper uses FPGA to implement secure communication interface. It includes the configuration and control of CAN chip and the application of China Railway Safety Protocol (RSSP), which has high engineering application value. The main work of this thesis is as follows: Firstly, the CAN protocol. Can bus is implemented by FPGA. It is the only field bus with international standard. It is compared with other common buses and is stable. Compared with other CAN chips, the MCP2515 in this paper has the advantages of low cost and small package. However, due to the high complexity of software implementation due to its unique SPI mode, this paper overcomes this difficulty and designs and simulates the CAN interface in three levels according to the "bottom-up" method. Then the RSSP-I protocol. RSSP-I is designed and implemented with FPGA. RSSP-I is the railway signal security protocol. Because the RSSP-I protocol is only used in the communication between train control centers at this stage, it is usually implemented in high level language. In this paper, we extend the application scenario of RSSP-I protocol based on verilog language and FPGA platform. This paper presents the design of the communication frame protocol from the point of view of the transmitter and receiver. After the design is completed, the normal communication and various abnormal communications are simulated, and the simulation waveform is analyzed. After completing the independent design of the above two protocols, the CAN interface is integrated into the RSSP-I protocol at the end of this paper. The test results show that the design requirements have been fulfilled and the system can achieve the desired communication effect.
【學(xué)位授予單位】：北京郵電大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN915.05;TN791

【參考文獻(xiàn)】

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本文編號：1410176