本文關(guān)鍵詞：基于SystemVerilog的事務(wù)級建模在FPGA測試中的應(yīng)用與研究　出處：《科技與創(chuàng)新》2016年23期 　論文類型：期刊論文

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【摘要】：隨著FPGA的廣泛應(yīng)用,其設(shè)計(jì)規(guī)模和復(fù)雜度也急劇增加,FPGA測試的效率也有待進(jìn)一步提高。研究了基于System Verilog的事務(wù)級建模,并結(jié)合具體實(shí)例研究了其在FPGA測試中的應(yīng)用。研究表明,基于System Verilog的事務(wù)級建模可重用性強(qiáng),使用方便,可使FPGA的測試效率得到極大提高。
[Abstract]:With the wide application of FPGA , the design scale and complexity of FPGA have also increased dramatically , and the efficiency of FPGA testing is still to be further improved . The application of FPGA in FPGA testing is studied . The research shows that the transaction level modeling based on system verilog can be reused , and it is convenient to use , which can improve the test efficiency of FPGA .

【作者單位】： 工業(yè)和信息化部電子第五研究所;
【分類號】：TN791
【正文快照】： FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)相比于ASIC和通用CPU而言,其在性能、價格和靈活性方面都較好,已經(jīng)被廣泛應(yīng)用于航空、航天、通信、汽車工業(yè)等領(lǐng)域。同時,其設(shè)計(jì)規(guī)模及復(fù)雜度也在急劇增加。如果單純采用傳統(tǒng)FPGA驗(yàn)證方法,構(gòu)造用例復(fù)雜,且用例可復(fù)用性低

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本文編號：1408586