本文關(guān)鍵詞：AXIG及其基于雙邏輯的面積優(yōu)化　出處：《計算機(jī)輔助設(shè)計與圖形學(xué)學(xué)報》2017年07期 　論文類型：期刊論文

  更多相關(guān)文章： Reed-Muller邏輯 與異或非圖 分解 面積優(yōu)化

【摘要】：針對邏輯函數(shù)基于單一的傳統(tǒng)布爾邏輯(TB邏輯)進(jìn)行邏輯優(yōu)化的局限性,提出基于TB邏輯和Reed-Muller邏輯(RM邏輯)的雙邏輯圖形表示的面積優(yōu)化方法.首先將邏輯函數(shù)表示成以"與"、"異或"、"非"為運(yùn)算集的AXIG(AND/XOR/INV graph),得到邏輯函數(shù)的雙邏輯圖形表示;然后將所得到的AXIG劃分成適合TB邏輯和適合RM邏輯的2部分分別進(jìn)行邏輯優(yōu)化;最終實(shí)現(xiàn)邏輯函數(shù)的面積優(yōu)化.實(shí)驗(yàn)結(jié)果表明,該方法優(yōu)于已有的邏輯綜合方法.
[Abstract]:This paper aims at the limitation of logic function optimization based on single traditional Boolean logic / TB logic. An area optimization method based on TB logic and Reed-Muller logic / RM logic is proposed. Firstly, the logical function is expressed as "and", "XOR". The "non-" is the AXIG(AND/XOR/INV graph of the operation set, and the double logical graph representation of the logical function is obtained. Then the AXIG is divided into two parts which are suitable for TB logic and RM logic for logic optimization. Finally, the area optimization of logic function is realized. The experimental results show that this method is superior to the existing logic synthesis method.
【作者單位】： 寧波大學(xué)電路與系統(tǒng)研究所;
【基金】：國家自然科學(xué)基金(61571248,6113001)
【分類號】：TN791
【正文快照】： 數(shù)字邏輯電路既可以采用基于與/或/非(AND/OR/NOT)運(yùn)算的傳統(tǒng)布爾(traditional Boolean,TB)邏輯來實(shí)現(xiàn),也可以采用基于與/異或(AND/XOR),或/同或(OR/XNOR)運(yùn)算的Reed-Muller(RM)邏輯來實(shí)現(xiàn).與TB邏輯相比,RM邏輯不僅具有良好的可測性,為解決現(xiàn)今集成電路設(shè)計中存在的“驗(yàn)證”難

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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【二級參考文獻(xiàn)】

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本文編號：1407749