本文關鍵詞：基于FPGA數字集成電路的可測性實現　出處：《黑龍江大學》2015年碩士論文　論文類型：學位論文

  更多相關文章： 可測性設計 邊界掃描測試 掃描單元 FPGA

【摘要】：如今,集成電路產業(yè)飛速發(fā)展,IC產品變得功能多、速度快、功耗低、封裝微型化的同時,問題也隨之而來:第一,IC功能增多,一個芯片往往集成了數百萬至數千萬不止的元器件,引腳數目增多,集成度增高;第二,封裝技術復雜化、微型化致使每個單元之間的連線越加狹窄,引腳間越加細密。這些無疑都增加了IC測試的時間、功耗與難度,降低了芯片物理訪問性。傳統基于物理接觸的測試技術根本無法跟上IC發(fā)展的步調,IC測試遭遇瓶頸。在此背景下,可測性設計方法被提出,并以其簡捷、自動化的特點高效的克服了上述問題,被迅速推廣應用于各個領域。本文的主要工作是采用IEEE1149.1標準實現針對數字電路的邊界掃描自測試結構的設計。通過一個16位狀態(tài)機的邊界掃描控制器協調控制各個測試存取通道和各類寄存器模塊,實現測試向量的加載、移位、更新、測試響應的捕獲。最后將測試控制電路、被測電路、測試分析電路整體下載至開發(fā)板,實施對電路故障的診斷,達到自測試的目的。設計中采用LFSR生成一系列二進制偽隨機數作為測試生成向量,用于有效測試向量的提取。本文在QuartusII設計軟件環(huán)境下,采用Verilog編寫實現邊界掃描測試各部分電路的功能,最終由FPGA進行整體設計的實現。
[Abstract]:Nowadays, with the rapid development of IC industry, IC products have become more functional, faster, lower power consumption, and packaging miniaturization. At the same time, problems have followed: first, the number of IC functions has increased. A chip often integrates millions to tens of millions of components, the number of pins increased, the integration level increased; Second, the packaging technology is complicated, miniaturization causes each unit to be more narrow in connection, and the pin is more and more detailed, which undoubtedly increases the time, power consumption and difficulty of IC test. The traditional testing technology based on physical contact can not keep up with the development of IC to meet the bottleneck of IC testing. In this context, the testability design method is proposed, and its simplicity. The characteristics of automation effectively overcome the above problems. The main work of this paper is to implement the design of boundary scan self-test structure for digital circuits by using IEEE1149.1 standard. The boundary of a 16-bit state machine is adopted. The scan controller coordinates and controls each test access channel and various register modules. Finally, the test control circuit, the tested circuit, the test analysis circuit is downloaded to the development board, and the fault diagnosis of the circuit is implemented. In the design, a series of binary pseudorandom numbers are generated by LFSR as test generation vectors. In this paper, under the environment of QuartusII design software, we use Verilog to realize the function of boundary scan test circuit. Finally, the overall design is implemented by FPGA.
【學位授予單位】：黑龍江大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN407;TN791

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本文編號：1396446