發(fā)布時(shí)間：2018-01-07 06:12

  本文關(guān)鍵詞：集成電路低功耗掃描測試方法的研究與應(yīng)用　出處：《北京工業(yè)大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： 掃描測試 低功耗 門控掃描時(shí)鐘 門控組合邏輯 傳輸門結(jié)構(gòu)

【摘要】：隨著超大規(guī)模集成電路的集成度以及復(fù)雜性的提高,尤其是片上系統(tǒng)SoC芯片的快速發(fā)展,集成電路的測試面臨著巨大的挑戰(zhàn)。其中,測試時(shí)的高功耗已經(jīng)成為急需解決的關(guān)鍵性問題。研究數(shù)據(jù)表明,測試期間所產(chǎn)生的功耗通常要比正常工作模式下產(chǎn)生的功耗高很多,過高的測試功耗會(huì)導(dǎo)致芯片結(jié)構(gòu)損壞、可靠性下降、成品率降低和測試成本增加等問題。本論文對如何降低集成電路掃描測試功耗(動(dòng)態(tài)掃描測試功耗和靜態(tài)掃描測試功耗)的問題進(jìn)行了研究,主要工作包括:1.對集成電路動(dòng)態(tài)掃描測試功耗降低技術(shù)進(jìn)行了研究。分別提出了門控掃描時(shí)鐘技術(shù)和門控組合邏輯技術(shù)來降低集成電路動(dòng)態(tài)掃描測試功耗。在門控掃描時(shí)鐘技術(shù)中,通過增加掃描時(shí)鐘產(chǎn)生模塊、修改掃描路徑的時(shí)鐘,把掃描鏈上的掃描單元分成兩個(gè)路徑,在掃描輸出端插入多路選擇器,使得掃描鏈上的掃描時(shí)鐘頻率變成測試時(shí)鐘頻率的一半,而沒有增加整個(gè)電路的測試時(shí)間,從而有效地降低了電路動(dòng)態(tài)掃描測試功耗;在門控組合邏輯技術(shù)中,通過增加門控阻隔結(jié)構(gòu),選取最長關(guān)鍵路徑和識(shí)別功耗敏感掃描單元,使得組合邏輯在掃描移位操作期間不隨掃描單元邏輯值的變化而翻轉(zhuǎn),從根本上降低動(dòng)態(tài)掃描測試功耗。將門控掃描時(shí)鐘技術(shù)和門控組合邏輯技術(shù)組合使用,對ISCAS’89基準(zhǔn)測試電路中一組(八個(gè))電路進(jìn)行測試,結(jié)果表明,使電路平均動(dòng)態(tài)掃描測試功耗降低了43.99%,平均掃描測試功耗降低了25.24%。2.對集成電路靜態(tài)掃描測試功耗降低技術(shù)進(jìn)行了研究。提出了基于傳輸門降低靜態(tài)掃描測試功耗的技術(shù)。該技術(shù)通過使用傳輸門結(jié)構(gòu)作為門控阻隔結(jié)構(gòu),并引入低靜態(tài)功耗控制單元,在沒有增加動(dòng)態(tài)掃描測試功耗的同時(shí),使電路產(chǎn)生的漏電流和靜態(tài)掃描測試功耗最小。通過對ISCAS’89基準(zhǔn)測試電路中一組(八個(gè))電路進(jìn)行測試,并與現(xiàn)有阻隔技術(shù)中較好的阻隔結(jié)構(gòu)NOR進(jìn)行比較,結(jié)果表明,傳輸門結(jié)構(gòu)有著更小的面積開銷和時(shí)延開銷,并能夠使待測電路在掃描移位周期中進(jìn)入低漏電流狀態(tài),使電路的平均靜態(tài)掃描測試功耗降低了12.34%,平均掃描測試功耗降低了6.94%。3.將經(jīng)過驗(yàn)證的掃描測試功耗降低方法,應(yīng)用于一款電力線載波通信芯片的掃描測試設(shè)計(jì)中。基于SMIC0.18μm 1P5M工藝,使用DFT Compiler、TetraMAX和IC Compiler等工具完成了該芯片的掃描測試設(shè)計(jì)和版圖設(shè)計(jì)。最終,電力線載波通信芯片的測試覆蓋率高達(dá)98.57%,建立時(shí)間為2.10ns,保持時(shí)間為0.305ns,動(dòng)態(tài)掃描測試功耗降低37.38%,靜態(tài)掃描測試功耗降低33.87%。
[Abstract]:With large scale integrated circuit integration and complexity, especially the rapid development of system on chip SoC chip, integrated circuit testing is facing enormous challenges. Among them, the high test power consumption has become a key problem needed to be solved. Research data show that the power consumption generated during the test will usually produce than the normal working mode is much higher, the high test power will lead to damage the chip structure, decrease the reliability, yield reduction and testing cost increases and other issues. This paper on how to reduce the power consumption of integrated circuit scanning test (power dynamic scan test and static scan test power) is researched, the main work includes: technology research on reduction of 1. integrated circuit dynamic scan test power. Put forward respectively gated clock gating technology and combinational logic technology to reduce integration The dynamic test power of scan circuit. In the gated clock technique, by increasing the scan clock generation module, modify the scanning path of the clock, the scanning unit on a scan chain is divided into two paths, insert multiplexer in the scan output, the scanning clock frequency on a scan chain into half test clock frequency, but did not increase the test time of the whole circuit, thereby reducing the dynamic test power of scan circuit effectively; in logic gating combination, through the gated barrier structure increases, select the longest critical path and recognition power sensitive scanning unit, the combination of logical shift operation during the scan flip and did not change with the scanning unit and the logical value of dynamic power reduction scan test from the root. The gated clock gating technology and combination logic technology combined use of ISCAS 89 benchmark circuits in a group ( Eight) circuit test results show that the average dynamic scan test circuit to reduce the power consumption by 43.99%, the average power consumption is reduced by 25.24%.2. scan test on static scan integrated circuit test power reduction techniques were studied. The proposed transmission gate to reduce static power consumption in scan test technology. Based on the technology by using transmission gate structure as gate barrier the structure, and the introduction of low static power control unit, without increasing the power of dynamic scanning test at the same time, so that the circuit generates leakage current and static scan test. Based on the minimum power consumption ISCAS' 89 benchmark circuits in a group (eight) circuit were tested and compared, and the structure of the existing NOR good barrier barrier in the results show that the transmission gate structure has a smaller area overhead and delay overhead, and can measure the circuit in the scan shift cycles into a low leakage current to be State, the average static scan test circuit power consumption is reduced by 12.34%, the average power consumption is reduced by 6.94%.3. scan after scan test verification method to reduce power consumption, the design of scanning test applied to a power line carrier communication chip. SMIC0.18 M technology based on 1P5M, using DFT Compiler, TetraMAX IC and Compiler tools to complete the scan test design and layout design of the chip. In the end, the power line carrier communication chip test coverage up to 98.57%, setting time of 2.10ns, holding time was 0.305ns, 37.38% lower power consumption dynamic scan test, 33.87%. reduces the static power consumption in scan test

【學(xué)位授予單位】：北京工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN47

【共引文獻(xiàn)】

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本文編號(hào)：1391313