本文關(guān)鍵詞：40nm工藝下一種應(yīng)用于SerDes的發(fā)送器設(shè)計　出處：《國防科學(xué)技術(shù)大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

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【摘要】：數(shù)字系統(tǒng)的兩個主要工作是信號處理與信號傳輸,而芯片片內(nèi)信號處理帶寬的提升速度高于信號片外傳輸帶寬的提升速度,使后者往往成為設(shè)計高性能數(shù)字系統(tǒng)的一個瓶頸。隨著芯片接口傳輸帶寬需求的增長,傳統(tǒng)的并行總線需要的芯片引腳數(shù)目大幅增加,而且在傳輸速率大于1Gbps時存在難以解決的信號衰減問題。于是,基于串行器—解串器,即SerDes(Serializer,De-serializer)技術(shù)的高速串行總線成為芯片的主流接口外設(shè),并廣泛用于大到數(shù)據(jù)中心的通訊、小到路由系統(tǒng)、PCB板級、芯片間接口等。由于SerDes技術(shù)涉及半定制、全定制以及模擬電路等多種設(shè)計方法,是一個數(shù)�；旌舷到y(tǒng);此外其處理的信號速率通常高達幾十Gbps,是主流微處理器主頻的數(shù)十倍,衍生出一系列信號完整性問題,如信道均衡,碼間干擾等,使設(shè)計越趨復(fù)雜,目前國內(nèi)研究仍處于初級階段。本文基于自主研發(fā)SerDes的設(shè)計需求,采用某廠家40nm CMOS工藝,設(shè)計了其中的可編程預(yù)加重發(fā)送器電路,實現(xiàn)了將協(xié)議層發(fā)送到物理層的10/20位并行數(shù)據(jù)與本地時鐘同步,數(shù)據(jù)通過半速率采樣串行化為1位,經(jīng)過預(yù)加重驅(qū)動到信道,以補償信號傳輸所引起的高頻損失,實現(xiàn)了6位數(shù)字調(diào)節(jié)預(yù)加重效果可編程,5位數(shù)字調(diào)節(jié)差分輸出擺幅可編程,可應(yīng)用于多種高速串行協(xié)議。本文的主要工作與貢獻體現(xiàn)在:1、研究并闡述了關(guān)于SerDes設(shè)計所側(cè)重的基礎(chǔ)和方法,涵蓋傳輸線建模與高速信號衰減與補償原理,應(yīng)用于高速數(shù)據(jù)傳輸?shù)娜ㄖ茢?shù)字電路以及在超深亞微米工藝節(jié)點下模擬電路設(shè)計所采用的方法;同時建立數(shù)�；旌显O(shè)計平臺。2、分析了SerDes中發(fā)送器的功能和性能要求,給出了發(fā)送器總體結(jié)構(gòu)設(shè)計和劃分,設(shè)計了發(fā)送器作為一個完整系統(tǒng)的所有混合電路,包含半定制模塊如與上層協(xié)議層同步模塊,共模調(diào)節(jié)狀態(tài)機等;全定制模塊如串行器;模擬模塊如可編程預(yù)加重驅(qū)動器等,詳細闡述其工作原理及設(shè)計流程。3、驅(qū)動器的輸出可編程設(shè)計中采用數(shù)字調(diào)節(jié)的方法,用數(shù)�；旌辖Y(jié)構(gòu)提高單純模擬電路設(shè)計可編程的靈活性,以適應(yīng)不同溫度、電源及工藝角情形。4、最后,對設(shè)計進行了模擬驗證,結(jié)果表明在2.5-6.25Gbps傳輸速率下實現(xiàn)了0-6dB可配置預(yù)加重效果,0-1.3V可配置差分輸出擺幅,滿足PCIE 2.1及RapidIO 2.2等高速串行協(xié)議要求。
[Abstract]:A digital - analog hybrid system is designed based on SerDes . In this paper , the working principle and design flow are described in detail . The output of driver can be programmed by digital adjustment . The design is simulated and verified by digital - analog hybrid structure . The results show that 0 - 6dB can be configured with pre - emphasis effect at 2.5 - 6.25 Gbps transmission rate . The results show that the differential output swing can be configured at 2.5 - 6.25 Gbps transmission rate , which can meet the requirements of high - speed serial protocols such as PCIE 2.1 and Rapid IO 2.2 .

【學(xué)位授予單位】：國防科學(xué)技術(shù)大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN402

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1 馬錫昆;40nm工藝下一種應(yīng)用于SerDes的發(fā)送器設(shè)計[D];國防科學(xué)技術(shù)大學(xué);2015年

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本文編號：1387924