本文關鍵詞：6.25Gbps高速串行多協(xié)議數(shù)據(jù)發(fā)送器的設計　出處：《中國航天科技集團公司第一研究院》2016年碩士論文　論文類型：學位論文

  更多相關文章： 多協(xié)議 發(fā)送器電路 預加重 SST結構

【摘要】：串行差分傳輸因其低功耗、抗干擾能力強和高速等特點,已成為目前的主流趨勢,被廣泛應用于嵌入式系統(tǒng)、系統(tǒng)總線、網(wǎng)絡等,并且有相應的工業(yè)標準的支持,例如(Rapid/IO、PCIE、XAUI等)。這些標準有著相似的傳輸速率,卻在物理層結構上有著不同的電氣指標要求。基于接口通用性的需求,本文設計了一款同時適用于Rapid/IO、PCIE、XAUI這3種協(xié)議的多協(xié)議發(fā)送器電路。本文結合提及的三種協(xié)議規(guī)范和高速串行通信中面臨的信號完整性問題,對整體發(fā)送器電路結構劃分為3大模塊,包括時鐘產(chǎn)生(clk gen)模塊、10:1的并轉串模塊(p2s)和帶預加重的驅動器(driver)模塊。針對驅動器模塊,主要采用基于SST(Source-Series-Terminated)結構,并且?guī)в?-tap的預加重(pre-emphasis)的接口電路用作發(fā)送器的驅動端,同時實現(xiàn)了終端阻抗、輸出幅度和預加重的分別獨立可調。最后,在對版圖設計中遇到的寄生效應和版圖規(guī)則的分析基礎上,基于65nm的CMOS工藝完成了發(fā)送器電路的整體版圖設計。本文使用Cadence中的Calibre工具對版圖進行R+C+CC寄生參數(shù)的提取,完成了后仿真驗證。后仿結果表明在典型條件下信號能達到的最大傳輸速率為6.25Gbps,差分輸出信號擺幅為520mV-1280mV,眼圖抖動的最大值為2.48ps,3-tap的預加重能實現(xiàn)的最大加重值pre_shoot為+5.24dB,de_emphasis為-8.05dB。仿真結果表明設計的發(fā)送器電路功能正常,性能良好,工作穩(wěn)定,并且滿足多協(xié)議設計的電平指標要求。整個版圖的面積近似為387.27um X 117.37um。
【學位授予單位】：中國航天科技集團公司第一研究院
【學位級別】：碩士
【學位授予年份】：2016
【分類號】：TN402

【參考文獻】

相關期刊論文 前3條

1 趙燦;林建輝;;信號反射研究及解決方案[J];現(xiàn)代機械;2015年04期

2 鞏稼民;侯斌;楊yN;;高速差分傳輸線的設計[J];西安郵電大學學報;2015年02期

3 王翠霞;許維勝;余有靈;吳啟迪;范學峰;;CMOS集成電路中ESD保護技術研究[J];現(xiàn)代電子技術;2008年08期

，

本文編號：1334566