本文關(guān)鍵詞：6.25Gbps高速串行多協(xié)議數(shù)據(jù)發(fā)送器的設(shè)計(jì)　出處：《中國(guó)航天科技集團(tuán)公司第一研究院》2016年碩士論文　論文類型：學(xué)位論文

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【摘要】：串行差分傳輸因其低功耗、抗干擾能力強(qiáng)和高速等特點(diǎn),已成為目前的主流趨勢(shì),被廣泛應(yīng)用于嵌入式系統(tǒng)、系統(tǒng)總線、網(wǎng)絡(luò)等,并且有相應(yīng)的工業(yè)標(biāo)準(zhǔn)的支持,例如(Rapid/IO、PCIE、XAUI等)。這些標(biāo)準(zhǔn)有著相似的傳輸速率,卻在物理層結(jié)構(gòu)上有著不同的電氣指標(biāo)要求�；诮涌谕ㄓ眯缘男枨�,本文設(shè)計(jì)了一款同時(shí)適用于Rapid/IO、PCIE、XAUI這3種協(xié)議的多協(xié)議發(fā)送器電路。本文結(jié)合提及的三種協(xié)議規(guī)范和高速串行通信中面臨的信號(hào)完整性問(wèn)題,對(duì)整體發(fā)送器電路結(jié)構(gòu)劃分為3大模塊,包括時(shí)鐘產(chǎn)生(clk gen)模塊、10:1的并轉(zhuǎn)串模塊(p2s)和帶預(yù)加重的驅(qū)動(dòng)器(driver)模塊。針對(duì)驅(qū)動(dòng)器模塊,主要采用基于SST(Source-Series-Terminated)結(jié)構(gòu),并且?guī)в?-tap的預(yù)加重(pre-emphasis)的接口電路用作發(fā)送器的驅(qū)動(dòng)端,同時(shí)實(shí)現(xiàn)了終端阻抗、輸出幅度和預(yù)加重的分別獨(dú)立可調(diào)。最后,在對(duì)版圖設(shè)計(jì)中遇到的寄生效應(yīng)和版圖規(guī)則的分析基礎(chǔ)上,基于65nm的CMOS工藝完成了發(fā)送器電路的整體版圖設(shè)計(jì)。本文使用Cadence中的Calibre工具對(duì)版圖進(jìn)行R+C+CC寄生參數(shù)的提取,完成了后仿真驗(yàn)證。后仿結(jié)果表明在典型條件下信號(hào)能達(dá)到的最大傳輸速率為6.25Gbps,差分輸出信號(hào)擺幅為520mV-1280mV,眼圖抖動(dòng)的最大值為2.48ps,3-tap的預(yù)加重能實(shí)現(xiàn)的最大加重值pre_shoot為+5.24dB,de_emphasis為-8.05dB。仿真結(jié)果表明設(shè)計(jì)的發(fā)送器電路功能正常,性能良好,工作穩(wěn)定,并且滿足多協(xié)議設(shè)計(jì)的電平指標(biāo)要求。整個(gè)版圖的面積近似為387.27um X 117.37um。
【學(xué)位授予單位】：中國(guó)航天科技集團(tuán)公司第一研究院
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN402

【參考文獻(xiàn)】

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2 鞏稼民;侯斌;楊yN;;高速差分傳輸線的設(shè)計(jì)[J];西安郵電大學(xué)學(xué)報(bào);2015年02期

3 王翠霞;許維勝;余有靈;吳啟迪;范學(xué)峰;;CMOS集成電路中ESD保護(hù)技術(shù)研究[J];現(xiàn)代電子技術(shù);2008年08期

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本文編號(hào)：1334566