本文關鍵詞：一種高電源抑制低溫漂帶隙基準電路設計

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【摘要】：基于CSMC 0.5μm BCD工藝,設計了一種應用于片上系統(tǒng)(SOC)芯片的低溫漂高電源抑制的帶隙基準電路.采用一種帶有負反饋環(huán)路調整型的電壓預調整電路,并且將基準電壓形成于負反饋環(huán)路,基準電路的電源抑制特性得到顯著提高.仿真得到的電源抑制比分別為-177.6dB@dc,-82.7dB@1MHz.此電路可以在-55~125℃范圍內實現較小的溫度系數,溫度系數為5.76×10-6/℃.
【作者單位】： 電子科技大學電子薄膜與集成器件國家重點實驗室;
【分類號】：TN402
【正文快照】： 1引言隨著集成電路尺寸的不斷縮小以及便攜式移動電子產品的需求的迅猛增加[1],片上系統(tǒng)(SOC)的應用成為當今發(fā)展的趨勢.SOC芯片把對電源噪聲敏感的模擬電路以及極易產生電源噪聲的高速數字電路、開關電容電路集成在同一塊芯片上[2],使得數字電路產生的噪聲極易影響模擬電路的

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本文編號：1254059