本文關(guān)鍵詞：一種高電源抑制低溫漂帶隙基準(zhǔn)電路設(shè)計(jì)

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【摘要】：基于CSMC 0.5μm BCD工藝,設(shè)計(jì)了一種應(yīng)用于片上系統(tǒng)(SOC)芯片的低溫漂高電源抑制的帶隙基準(zhǔn)電路.采用一種帶有負(fù)反饋環(huán)路調(diào)整型的電壓預(yù)調(diào)整電路,并且將基準(zhǔn)電壓形成于負(fù)反饋環(huán)路,基準(zhǔn)電路的電源抑制特性得到顯著提高.仿真得到的電源抑制比分別為-177.6dB@dc,-82.7dB@1MHz.此電路可以在-55~125℃范圍內(nèi)實(shí)現(xiàn)較小的溫度系數(shù),溫度系數(shù)為5.76×10-6/℃.
【作者單位】： 電子科技大學(xué)電子薄膜與集成器件國家重點(diǎn)實(shí)驗(yàn)室;
【分類號(hào)】：TN402
【正文快照】： 1引言隨著集成電路尺寸的不斷縮小以及便攜式移動(dòng)電子產(chǎn)品的需求的迅猛增加[1],片上系統(tǒng)(SOC)的應(yīng)用成為當(dāng)今發(fā)展的趨勢(shì).SOC芯片把對(duì)電源噪聲敏感的模擬電路以及極易產(chǎn)生電源噪聲的高速數(shù)字電路、開關(guān)電容電路集成在同一塊芯片上[2],使得數(shù)字電路產(chǎn)生的噪聲極易影響模擬電路的

【參考文獻(xiàn)】

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【相似文獻(xiàn)】

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