本文關(guān)鍵詞：基于隨機行走電容提取且保證準確度的線網(wǎng)時延計算方法

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【摘要】：從隨機統(tǒng)計原理出發(fā),考慮基于隨機行走電容提取的多端線網(wǎng)時延計算,提出保證準確度的多端線網(wǎng)自適應(yīng)互連時延計算方法.首先推導了互連時延的隨機誤差與隨機行走電容提取結(jié)果誤差的依賴關(guān)系,給出了時延誤差的理論上限;然后提出了基于誤差上限估計和基于誤差微調(diào)的2種自適應(yīng)互連時延計算策略,它們根據(jù)用戶指定的時延誤差閾值自動調(diào)整執(zhí)行隨機行走電容提取的精度設(shè)置與次數(shù),并通過"斷點續(xù)算"提取技術(shù)縮短整體計算時間.對實際電路版圖中互連線網(wǎng)結(jié)構(gòu)進行計算的實驗結(jié)果表明,該方法能夠保證時延結(jié)果的準確度,而基于誤差微調(diào)的自適應(yīng)策略比基于誤差上限估計的策略效率更高,在確保時延誤差可控的同時使包含電容提取的總計算時間最短.
【作者單位】： 武漢理工大學光纖傳感技術(shù)與信息處理教育部重點實驗室;清華大學計算機科學與技術(shù)系;武漢理工大學交通物聯(lián)網(wǎng)技術(shù)湖北省重點實驗室;
【基金】：國家自然科學基金(61422402) 北京市自然科學基金(4132047) 湖北省科技支撐計劃(2015BAA120,2015BCE068)
【分類號】：TN405
【正文快照】： 隨著集成電路制造工藝的發(fā)展,其特征尺寸逐漸減小、集成度逐漸增高.在目前已普遍采用的納米級制造工藝(特征尺寸在65 nm以下)中,單個芯片集成的晶體管已經(jīng)達到10億個.由此引發(fā)的問題是互連線時延占電路時延的比例日益增大.因此,在集成電路物理設(shè)計與驗證中,準確、快速地實現(xiàn)寄

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