發(fā)布時間：2017-11-07 06:34

  本文關(guān)鍵詞：基于芯核分層布圖的3D芯片掃描鏈優(yōu)化設(shè)計

  更多相關(guān)文章： 芯核分層布圖 綁定前測試 綁定中測試 協(xié)同優(yōu)化 掃描鏈均衡 硬件開銷

【摘要】：隨著3D堆疊技術(shù)的不斷發(fā)展,芯片測試已成為一大研究熱點。為了減少三維堆疊集成電路(three dimensional stacked integrated circuits,3D-SICs)綁定前和綁定中的總測試時間,提出了基于芯核分層布圖的改進模擬退火算法和掃描鏈分配算法,通過將芯核均勻地分配到各層上實現(xiàn)對各層電路中芯核合理化地布圖,再利用"綁定中測試"復(fù)用"綁定前測試"掃描鏈的方式,協(xié)同優(yōu)化綁定前和綁定中的總測試時間和硬件開銷。在ITC’02基準電路上的實驗結(jié)果表明,本文方法在TSV數(shù)量的約束下,測試時間和硬件開銷分別最高降低了27.26%和89.70%,且各層芯核布圖更加均勻。
【作者單位】： 合肥工業(yè)大學計算機與信息學院;合肥工業(yè)大學情感計算與先進智能機器安徽省重點實驗室;中國電子科技集團第三十八研究所;
【基金】：國家自然科學基金重點項目(61432004);國家自然科學基金(61474035,61204046,61306049) 安徽省科技攻關(guān)項目(1206c0805039) 安徽省自然科學基金(1508085QF129) 教育部新教師基金(20130111120030)資助項目
【分類號】：TN407
【正文快照】： 1引言與二維集成電路相比,三維堆疊集成電路(three dimensional stacked integrated circuits,3D-SICs)可以大幅度地縮小封裝的平面尺寸,提高晶體管的密度[1]。3D芯片在堆疊的過程中通過過硅通孔(through silicon via,TSV)進行垂直互連[2-4],使得芯片之間的互連線變短、外形尺，

本文編號：1151285