發(fā)布時(shí)間：2017-11-06 05:01

  本文關(guān)鍵詞：基于TSV綁定的三維芯片測(cè)試優(yōu)化策略

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【摘要】：本文提出一種三維片上系統(tǒng)(3D So C)的測(cè)試策略,針對(duì)硅通孔(TSV,Through Silicon Vias)互連技術(shù)的3D So C綁定中和綁定后的測(cè)試進(jìn)行優(yōu)化,由于測(cè)試時(shí)間和用于測(cè)試的TSV數(shù)目都會(huì)對(duì)最終的測(cè)試成本產(chǎn)生很大的影響,本文的優(yōu)化策略在有效降低測(cè)試時(shí)間的同時(shí),還可以控制測(cè)試用的TSV數(shù)目,從而降低了測(cè)試成本.實(shí)驗(yàn)結(jié)果表明,本文的測(cè)試優(yōu)化策略與同類僅考慮降低測(cè)試時(shí)間的策略相比,可以進(jìn)一步降低約20%的測(cè)試成本.
【作者單位】： 清華大學(xué)計(jì)算機(jī)系;清華大學(xué)軟件學(xué)院;
【基金】：國(guó)家高技術(shù)研究發(fā)展計(jì)劃(863計(jì)劃)課題(No.2009AA01Z129)
【分類號(hào)】：TN407
【正文快照】： 1引言近些年隨著片上系統(tǒng)(So C,System on Chip)的發(fā)展越來(lái)越快,片上系統(tǒng)已經(jīng)到了一個(gè)性能的瓶頸,主要是歸結(jié)于電路的延遲越來(lái)越大,功耗越來(lái)越高.為了延續(xù)摩爾定律[1],三維(3D,3 Dimensional)集成技術(shù)日趨成為了一個(gè)很有前景的解決方案.首先,三維集成技術(shù)可以通過(guò)利用硅通孔(T

【相似文獻(xiàn)】

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9 John Lukez;以低廉的測(cè)試成本和靈活的測(cè)試結(jié)構(gòu)測(cè)試混合信號(hào)器件[J];半導(dǎo)體技術(shù);2005年02期

10 毛世鑫;郭世澤;;降低存儲(chǔ)器件的測(cè)試成本[J];電子測(cè)試;1998年07期

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5 南通富士通微電子有限公司 曹清波;IC測(cè)試新要求：兩高兩低[N];中國(guó)電子報(bào);2004年

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中國(guó)碩士學(xué)位論文全文數(shù)據(jù)庫(kù) 前2條

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本文編號(hào)：1147420