本文關(guān)鍵詞：基于FPGA的矩陣算法IP核技術(shù)研究

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【摘要】：矩陣運(yùn)算被廣泛地應(yīng)用于信號處理系統(tǒng)中,在科學(xué)計(jì)算、數(shù)字信號處理和圖像處理等領(lǐng)域發(fā)揮著巨大的作用,因此實(shí)現(xiàn)矩陣的高性能運(yùn)算具有非常重要的意義。隨著半導(dǎo)體技術(shù)的不斷發(fā)展,FPGA已經(jīng)具有極其豐富的運(yùn)算邏輯資源,兼有運(yùn)算能力強(qiáng)、能耗比高、可重構(gòu)等優(yōu)點(diǎn),因此研究基于FPGA的矩陣算法IP核設(shè)計(jì)技術(shù)有著很大的工程應(yīng)用價值。為了實(shí)現(xiàn)矩陣運(yùn)算的高效數(shù)據(jù)傳輸,本文首先研究了SRIO互聯(lián)技術(shù),采用一種可以支持對板內(nèi)存儲空間動態(tài)訪問的地址映射機(jī)制,設(shè)計(jì)并完成了基于FPGA的高速SRIO通信接口IP核；本文研究了矩陣轉(zhuǎn)置的實(shí)現(xiàn)方法,深入分析了不同存儲介質(zhì)的特點(diǎn)和適用性,提出了一種基于多級緩存的轉(zhuǎn)置結(jié)構(gòu),同時采用乒乓機(jī)制實(shí)現(xiàn)轉(zhuǎn)置的流量控制,在此基礎(chǔ)上設(shè)計(jì)并完成了基于DDR+QDR的矩陣轉(zhuǎn)置IP核,可以實(shí)現(xiàn)更高數(shù)據(jù)通過率的矩陣轉(zhuǎn)置算法；本文通過分析協(xié)方差和廣義內(nèi)積的運(yùn)算特點(diǎn)以及數(shù)據(jù)依賴關(guān)系,進(jìn)而優(yōu)化算法流程,在此基礎(chǔ)上設(shè)計(jì)并完成了具有標(biāo)準(zhǔn)化總線接口的矩陣協(xié)方差I(lǐng)P核、廣義內(nèi)積IP核和權(quán)值IP核,其結(jié)構(gòu)都具有良好的可擴(kuò)展性,并且支持參數(shù)的動態(tài)配置。本文結(jié)合高級驗(yàn)證方法學(xué),完成了基于System Verilog的驗(yàn)證平臺,提高了算法IP核的調(diào)試效率。最后搭建硬件實(shí)驗(yàn)平臺,驗(yàn)證了本文設(shè)計(jì)的矩陣算法IP核的正確性,在時鐘頻率200MHz的條件下,能達(dá)到18.68Gflops的處理能力。
【關(guān)鍵詞】：FPGA QDR DDR SRIO 矩陣轉(zhuǎn)置 協(xié)方差 廣義內(nèi)積
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN791
【目錄】：

• 致謝4-5
• 摘要5-6
• ABSTRACT6-11
• 1 緒論11-17
• 1.1 背景和意義11-12
• 1.2 國內(nèi)外研究現(xiàn)況12-15
• 1.3 論文結(jié)構(gòu)安排15-17
• 2 高速SRIO通信設(shè)計(jì)17-29
• 2.1 SRIO協(xié)議技術(shù)研究17-20
• 2.2 地址映射機(jī)制20-22
• 2.3 SRIO IP核設(shè)計(jì)22-27
• 2.4 本章小結(jié)27-29
• 3 矩陣轉(zhuǎn)置設(shè)計(jì)29-51
• 3.1 大規(guī)模矩陣轉(zhuǎn)置的實(shí)現(xiàn)方法29-30
• 3.2 存儲介質(zhì)的特性30-32
• 3.2.1 高速存儲器30
• 3.2.2 DDR SDRAM30-31
• 3.2.3 QDR SRAM31-32
• 3.2.4 其他32
• 3.3 多級緩存的矩陣分塊轉(zhuǎn)置32-33
• 3.4 矩陣轉(zhuǎn)置的實(shí)現(xiàn)33-48
• 3.4.1 整體結(jié)構(gòu)33-34
• 3.4.2 命令解析單元34
• 3.4.3 矩陣分割單元34-41
• 3.4.4 乒乓轉(zhuǎn)置單元41-47
• 3.4.5 矩陣合成單元47-48
• 3.5 本章小結(jié)48-51
• 4 矩陣運(yùn)算設(shè)計(jì)51-77
• 4.1 標(biāo)準(zhǔn)化IP核接口設(shè)計(jì)51-54
• 4.2 矩陣運(yùn)算基本運(yùn)算單元54-60
• 4.2.1 復(fù)數(shù)乘法運(yùn)算單元55-57
• 4.2.2 向量內(nèi)積單元57-58
• 4.2.3 浮點(diǎn)運(yùn)算單元的資源分析58-60
• 4.3 協(xié)方差I(lǐng)P核60-68
• 4.3.1 協(xié)方差I(lǐng)P核結(jié)構(gòu)62-63
• 4.3.2 數(shù)據(jù)緩存單元63-67
• 4.3.3 運(yùn)算單元67
• 4.3.4 數(shù)據(jù)填充單元67-68
• 4.4 廣義內(nèi)積IP核68-73
• 4.4.1 廣義內(nèi)積IP核結(jié)構(gòu)70-71
• 4.4.2 數(shù)據(jù)緩存單元71-72
• 4.4.3 運(yùn)算單元72-73
• 4.5 權(quán)值IP核73-75
• 4.5.1 數(shù)據(jù)緩存單元73-74
• 4.5.2 運(yùn)算單元74-75
• 4.5.3 除法單元75
• 4.6 本章小結(jié)75-77
• 5 矩陣運(yùn)算IP核的驗(yàn)證77-91
• 5.1 基于SystemVerilog的驗(yàn)證平臺77-78
• 5.1.1 SystemVerilog驗(yàn)證平臺的優(yōu)點(diǎn)77
• 5.1.2 驗(yàn)證平臺的整體結(jié)構(gòu)77-78
• 5.2 轉(zhuǎn)置IP核的功能驗(yàn)證78-79
• 5.3 協(xié)方差I(lǐng)P核的功能驗(yàn)證79-81
• 5.4 廣義內(nèi)積IP核的功能驗(yàn)證81-83
• 5.5 權(quán)值IP核的功能驗(yàn)證83-85
• 5.6 實(shí)驗(yàn)平臺及結(jié)果分析85-89
• 5.7 本章小結(jié)89-91
• 6 總結(jié)與展望91-93
• 6.1 總結(jié)91-92
• 6.2 展望92-93
• 參考文獻(xiàn)93-99

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