【摘要】：隨著超大規(guī)模集成電路產(chǎn)業(yè)的發(fā)展,對(duì)半導(dǎo)體材料的性質(zhì)及其制備工藝提出了更高的要求。集成電路技術(shù)伴隨著單個(gè)電子器件尺寸的縮小在不斷的發(fā)展,而柵介質(zhì)層的厚度是影響電子器件尺寸的決定性因素之一。集成電路電子行業(yè)普遍使用SiO_2作為電子器件的柵介質(zhì)材料,但隨著器件特征尺寸的減小,傳統(tǒng)SiO_2柵極介質(zhì)材料厚度已經(jīng)接近材料的物理厚度,進(jìn)而導(dǎo)致器件的功耗大幅增加,難以滿足微電子行業(yè)器件穩(wěn)定性要求。尋找高介電常數(shù)材料(高K材料)替代傳統(tǒng)SiO_2柵極介質(zhì)層,通過(guò)增加介質(zhì)層的物理厚度而降低隧穿效應(yīng),是提高電子器件穩(wěn)定性的有效技術(shù)手段。ZrO_2和HfO_2薄膜具有適中的介電常數(shù)(K~25),且具有與傳統(tǒng)硅基集成電路工藝相兼容的優(yōu)良特性,被看作是最有發(fā)展前景的兩種新型柵介質(zhì)材料。試驗(yàn)采用射頻磁控濺射技術(shù),分別以高純度(4N級(jí))氧化鋯和氧化鉿濺射靶材為原料,在P摻雜單晶硅(100)襯底上制備了ZrO_2及HfO_2柵介質(zhì)薄膜。研究了濺射功率對(duì)柵介質(zhì)薄膜沉積速率和厚度的影響,通過(guò)原子力顯微鏡(AFM)、場(chǎng)發(fā)射掃描電子顯微鏡(FE-SEM)、X射線衍射儀(XRD)等設(shè)備對(duì)柵介質(zhì)薄膜的表面粗糙度、形貌及結(jié)構(gòu)進(jìn)行了分析和表征。在此基礎(chǔ)上,設(shè)計(jì)并制備了Si-ZrO_2-Pd和Si-HfO_2-Pd電容器,采用阻抗分析儀(IA)測(cè)試了電容器的J-V特性和C-V特性,以表征柵介質(zhì)薄膜的電學(xué)性能。研究取得的主要結(jié)果如下:通過(guò)射頻反應(yīng)磁控濺射系統(tǒng)在P摻雜單晶硅(100)襯底上制備出了ZrO_2柵介質(zhì)薄膜。隨著濺射功率的增加,ZrO_2柵介質(zhì)薄膜的RMS值和厚度逐漸增大,當(dāng)濺射功率達(dá)到90 W時(shí),可獲得厚度為152 nm、均勻的高質(zhì)量ZrO_2柵介質(zhì)薄膜,薄膜的RMS值為0.968。ZrO_2柵介質(zhì)薄膜的沉積速率隨濺射功率的增加明顯提高,從60 W時(shí)的1.36 nm/min上升至90 W時(shí)的3.04 nm/min。濺射功率選取在60 W~90 W范圍內(nèi)時(shí),ZrO_2柵介質(zhì)薄膜的結(jié)晶狀態(tài)未發(fā)生明顯改變,薄膜以非晶態(tài)氧化物形式存在,并表現(xiàn)出了優(yōu)異的非晶態(tài)穩(wěn)定性;薄膜的漏電流伴隨著濺射功率的增加而降低,薄膜的介電常數(shù)K值在23.2~24.6之間。綜合比較,當(dāng)濺射功率為80 W時(shí),可以獲得沉積速率高、表面平整、無(wú)結(jié)晶現(xiàn)象且電學(xué)性能良好的ZrO_2柵介質(zhì)薄膜,薄膜的K值達(dá)到了24.5,漏電流為3.6×10~(-3) A·cm~(-2)。通過(guò)射頻反應(yīng)磁控濺射系統(tǒng)在P摻雜單晶硅(100)襯底上制備出了均勻的高質(zhì)量HfO_2柵介質(zhì)薄膜。HfO_2柵介質(zhì)薄膜的RMS值、厚度和沉積速率均隨著濺射功率的增加而逐漸增大。在濺射功率為90W時(shí),可獲得厚度為252 nm的HfO_2柵介質(zhì)薄膜,薄膜的RMS值為0.699,沉積速率達(dá)到5.04 nm/min。相同工藝條件下,HfO_2柵介質(zhì)薄膜的沉積速率和厚度高于ZrO_2柵介質(zhì)薄膜,但兩種薄膜的RMS值相近。濺射功率選取在60 W~90 W范圍內(nèi)時(shí),HfO_2柵介質(zhì)薄膜以非晶態(tài)氧化物形式存在,并表現(xiàn)出了優(yōu)異的非晶態(tài)穩(wěn)定性。薄膜的漏電流伴隨著濺射功率的增加而降低,薄膜的介電常數(shù)K值在23.3~24.7之間。綜合比較,當(dāng)濺射功率為80 W時(shí),可以獲得沉積速率高、表面平整、無(wú)結(jié)晶現(xiàn)象且電學(xué)性能良好的HfO_2柵介質(zhì)薄膜,薄膜的K值達(dá)到了24.7,漏電流為3.31×10~(-5) A·cm~(-2)。本試驗(yàn)制備得到的ZrO_2與HfO_2柵介質(zhì)薄膜的介電常數(shù)均在25左右,顯著高于傳統(tǒng)柵介質(zhì)材料SiO_2的介電常數(shù)(大約在3.9左右),且漏電流已達(dá)到應(yīng)用要求。相比于ZrO_2柵介質(zhì)薄膜,HfO_2柵介質(zhì)薄膜具有更低的RMS值、柵極漏電流以及更高的沉積速率。試驗(yàn)的研究結(jié)果為未來(lái)選擇ZrO_2與HfO_2材料作為柵介質(zhì)薄膜提供了依據(jù)。
【圖文】：

內(nèi)蒙古工業(yè)大學(xué)碩士學(xué)位論文的是微電子器件按照 Moore 定律發(fā)展的示意圖。集成電標(biāo)都在于提高電路集成度，而提高其集成度的途徑最有征尺寸[5, 6]。在半導(dǎo)體工業(yè)中，一直有一個(gè)定律，該定英特爾公司的創(chuàng)始人 Gordon Moore 在 1965 年所發(fā)表晶體管數(shù)量，在大概每 18 個(gè)月都會(huì)翻一番，并且特征路對(duì)于芯片的需求同樣也會(huì)以該速度增加[7]，如圖 1-1，，幾十年被印證有效。

處理器與美分硬幣體積對(duì)比圖 (由左至右分別是驍龍 820、驍龍F(tuán)ig. 1-2 Comparison of modern processor and pennies volume the left to the right, the 820 and the 835 processor of the Valon, resp圖 1-3 單個(gè)高 K 金屬柵極三極管圖Fig. 1-3 Single high K metal gate triode image 簡(jiǎn)述
【學(xué)位授予單位】：內(nèi)蒙古工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2018
【分類號(hào)】：TB383.2

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3 楊f

本文編號(hào)：2684450