時間觸發(fā)以太網(wǎng)是與標(biāo)準(zhǔn)以太網(wǎng)相兼容的時間確定性網(wǎng)絡(luò),在工業(yè)控制方面有它獨特的優(yōu)勢,高實時性、高可靠性、高容錯性等特點讓時間觸發(fā)以太網(wǎng)成為工業(yè)實時控制領(lǐng)域研究的熱點,引起國內(nèi)外眾多專家學(xué)者的關(guān)注與研究。目前,國內(nèi)的時間觸發(fā)以太網(wǎng)技術(shù)與國外存在著巨大的差距。本文對時間觸發(fā)以太網(wǎng)的關(guān)鍵性技術(shù)做了深入的研究。關(guān)鍵技術(shù)包括調(diào)度表的求解問題、BE消息在時間觸發(fā)以太網(wǎng)中的傳輸延遲、AS6802時間同步協(xié)議等。本文主要貢獻如下:1)深入研究了調(diào)度表的求解問題,將調(diào)度表求解過程中的約束條件轉(zhuǎn)化為數(shù)學(xué)模型,提出了基于粒子群算法的調(diào)度表問題求解方法,并對粒子群算法的收斂過程進行優(yōu)化,加快收斂速度,避免陷入局部最優(yōu)問題。2)初步研究了 BE(best-effort)消息在時間觸發(fā)以太網(wǎng)中的傳輸延遲,為降低BE消息在TT(time-triggered)消息任務(wù)排布密集情況下的傳輸延遲,提出了“back to back”的調(diào)度表生成策略,并通過OMNeT++與傳統(tǒng)的“schedule porosity”方法相比較,對比兩種調(diào)度策略對BE消息傳輸延遲的影響。3)深入研究了 SAE AS6802時間同步協(xié)議,詳細介紹...

【文章頁數(shù)】：89 頁

【學(xué)位級別】：碩士

【文章目錄】：
致謝
摘要
Abstract
第1章 緒論
    1.1 課題研究背景及意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 本文研究內(nèi)容與結(jié)構(gòu)
第2章 時間觸發(fā)以太網(wǎng)概述
    2.1 時間觸發(fā)以太網(wǎng)數(shù)據(jù)流
    2.2 時間觸發(fā)以太網(wǎng)網(wǎng)絡(luò)結(jié)構(gòu)
    2.3 時鐘同步協(xié)議
    2.4 靜態(tài)調(diào)度表
    2.5 時間觸發(fā)以太網(wǎng)容錯性介紹
    2.6 本章小結(jié)
第3章 TTE靜態(tài)調(diào)度表算法設(shè)計
    3.1 研究現(xiàn)狀
    3.2 靜態(tài)調(diào)度表求解的問題描述
    3.3 靜態(tài)調(diào)度表約束條件及建模
    3.4 基于粒子群算法的靜態(tài)調(diào)度表求解
        3.4.1 適應(yīng)度函數(shù)設(shè)計
        3.4.2 求解過程設(shè)計
        3.4.3 仿真及結(jié)果分析
    3.5 本章小結(jié)
第4章 調(diào)度表設(shè)計方法對BE消息延遲影響的研究
    4.1 研究背景
    4.2 問題描述
        4.2.1 schedule porosity方法介紹
    4.3 整合周期內(nèi)基于“back to back”的調(diào)度方法
        4.3.1 整合周期內(nèi)基于“back to back”的調(diào)度方法的提出
        4.3.2 整合周期內(nèi)基于“back to back”的調(diào)度方法描述
    4.4 BE消息傳輸延遲仿真
        4.4.1 模型搭建
        4.4.2 仿真結(jié)果
    4.5 本章小結(jié)
第5章 AS6802時鐘同步協(xié)議設(shè)計與實現(xiàn)
    5.1 協(xié)議控制幀PCF
    5.2 透明時鐘
    5.3 同步流程
        5.3.1 固化算法
        5.3.2 壓縮算法
        5.3.3 時鐘修正算法
        5.3.4 集群檢測
    5.4 基于FPGA的AS6802同步協(xié)議設(shè)計
        5.4.1 CM節(jié)點設(shè)計
        5.4.2 SM節(jié)點設(shè)計
        5.4.3 SC節(jié)點設(shè)計
    5.5 仿真結(jié)果分析
        5.5.1 時鐘設(shè)置
        5.5.2 PCF幀傳輸仿真
        5.5.3 全局時鐘同步
    5.6 本章小結(jié)
第6章 TTE網(wǎng)絡(luò)節(jié)點MAC層設(shè)計
    6.1 整體方案設(shè)計框架
    6.2 TTE控制器模塊設(shè)計
    6.3 發(fā)送/接收模塊設(shè)計
    6.4 硬件選型
    6.5 硬件檢測
        6.5.1 FPGA節(jié)點數(shù)據(jù)幀傳輸檢測
        6.5.2 電腦端數(shù)據(jù)抓包檢測
    6.6 本章小結(jié)
第7章 總結(jié)與展望
    7.1 總結(jié)
    7.2 展望
參考文獻
作者簡介



本文編號：3958576