路由器是互聯(lián)網(wǎng)系統(tǒng)中的重要組成部分，是連接因特網(wǎng)中局域網(wǎng)和廣域網(wǎng)的設(shè)備，它可以根據(jù)信道實(shí)際的情況選擇最合適的路徑。目前路由器已經(jīng)廣泛應(yīng)用在各行各業(yè)中，路由器轉(zhuǎn)發(fā)的能力，很大程度上決定了整個(gè)網(wǎng)絡(luò)的性能。 路由器的轉(zhuǎn)發(fā)能力由網(wǎng)絡(luò)吞吐量來決定，高性能的處理器芯片和先進(jìn)的路由算法是保證路由器性能的基本條件。隨著半導(dǎo)體工業(yè)按照摩爾定律快速發(fā)展，轉(zhuǎn)發(fā)芯片的工作速率越來越高，文章介紹的這款企業(yè)級(jí)路由器的處理芯片為FreescalePowerQUICC產(chǎn)品線的雙核通信處理器，實(shí)時(shí)時(shí)鐘達(dá)到125MHz，這給高速高密度的電路設(shè)計(jì)帶來了各種挑戰(zhàn)。信號(hào)完整性問題就是高速數(shù)字系統(tǒng)設(shè)計(jì)中最突出的問題。串?dāng)_，過沖，振鈴這些看似簡單的問題都可能引起時(shí)序的不滿足，系統(tǒng)不穩(wěn)定甚至導(dǎo)致系統(tǒng)無法工作。本文采用基于信號(hào)完整性分析的方法設(shè)計(jì)高速路由器的硬件系統(tǒng)，采用Cadence Allegro SPB16對單板布局和布線進(jìn)行前端仿真，并設(shè)定約束規(guī)則，保證了單板的信號(hào)質(zhì)量和穩(wěn)定性。 本文首先介紹了基于飛思卡爾的P1025處理器和CPLD構(gòu)成的高速路由器硬件平臺(tái)。然后基于設(shè)計(jì)仿真結(jié)果和測試結(jié)果系統(tǒng)的闡述反射，振鈴，時(shí)序等信號(hào)完整性...

【文章頁數(shù)】：78 頁

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
1 緒論
    1.1 研究背景及意義
    1.2 國內(nèi)外研究現(xiàn)狀
    1.3 論文研究內(nèi)容及結(jié)構(gòu)
2 企業(yè)級(jí)路由器主控板硬件系統(tǒng)的設(shè)計(jì)
    2.1 企業(yè)級(jí)路由器的概述
    2.2 高速主控電路硬件架構(gòu)
    2.3 企業(yè)級(jí)路由器硬件系統(tǒng)中信號(hào)完整性問題
    2.4 本章小節(jié)
3 企業(yè)級(jí)路由器硬件設(shè)計(jì)新方法學(xué)
    3.1 基于信號(hào)完整性的產(chǎn)品設(shè)計(jì)
    3.2 基于信號(hào)完整性的電路設(shè)計(jì)
    3.3 Cadence 軟件工具的應(yīng)用
    3.4 本章小節(jié)
4 傳輸線基本理論及其信號(hào)完整性研究
    4.1 傳輸線的基本結(jié)構(gòu)
    4.2 理想傳輸線上的信號(hào)傳輸
        4.2.1 傳輸線上的電場和磁場
        4.2.2 傳輸線的等效模型
        4.2.3 傳輸線的特性參數(shù)
    4.3 傳輸線上的反射和串?dāng)_分析
        4.3.1 反射產(chǎn)生的機(jī)理
        4.3.2 串?dāng)_產(chǎn)生的機(jī)理
    4.4 高速電路傳輸線設(shè)計(jì)
        4.4.1 關(guān)鍵信號(hào)的結(jié)構(gòu)設(shè)計(jì)
        4.4.2 傳輸線的拓?fù)浣Y(jié)構(gòu)
        4.4.3 時(shí)鐘電路設(shè)計(jì)
        4.4.4 JTAG 掃描鏈設(shè)計(jì)
        4.4.5 IIC 和 Local Bus 總線設(shè)計(jì)
    4.5 本章小結(jié)
5 高速信號(hào)的時(shí)序設(shè)計(jì)
    5.1 時(shí)序設(shè)計(jì)概述與參數(shù)介紹
    5.2 源同步時(shí)序設(shè)計(jì)
        5.2.1 接收端時(shí)序分析
        5.2.2 抖動(dòng)和串?dāng)_對時(shí)序的影響
    5.3 DDR3 的時(shí)序分析與設(shè)計(jì)
        5.3.1 DDR3 的主要特點(diǎn)
        5.3.2 DDR3 的時(shí)序參數(shù)
        5.3.3 DDR3 的時(shí)序分析
        5.3.4 DDR3 的時(shí)序設(shè)計(jì)
    5.4 CPLD 的時(shí)序分析與設(shè)計(jì)
        5.4.1 邏輯器件的選型
        5.4.2 CPLD 時(shí)序設(shè)計(jì)
    5.5 本章小結(jié)
6 硬件系統(tǒng)測試設(shè)計(jì)
    6.1 可測試性設(shè)計(jì)（DFT）
    6.2 采用眼圖驗(yàn)證信號(hào)完整性
    6.3 DDR3 測試
        6.3.1 DDR3 測試平臺(tái)設(shè)計(jì)
        6.3.2 DDR3 測試小板設(shè)計(jì)
        6.3.3 DDR3 測試結(jié)果分析
7 實(shí)驗(yàn)總結(jié)及工作展望
    7.1 實(shí)驗(yàn)總結(jié)
    7.2 工作展望
致謝
參考文獻(xiàn)
附錄
    A. 作者在攻讀學(xué)位期間發(fā)表的論文目錄



本文編號(hào)：3846932