硬件木馬是對集成電路設計或制造過程中植入的惡意電路的統(tǒng)稱，其目的是使電路在某些特定條件下失效或泄露機密信息。由于硬件木馬給現(xiàn)代信息系統(tǒng)帶來的隱患和危害，木馬檢測技術(shù)已經(jīng)成為信息安全領域的研究熱點。本文利用側(cè)信道分析技術(shù)，設計了一種基于FPGA的硬件木馬檢測平臺和檢測流程，完成了木馬電路及其載體電路的設計，并采用功耗分析的方法進行了驗證。針對應用到ASIC芯片檢測中存在的問題，在以下幾個方面開展了深入研究：首先，針對檢測中木馬有效激活的問題，建立了電路翻轉(zhuǎn)概率模型，對影響木馬激活概率的因素進行了分析，提出了一種提高木馬激活度的專用結(jié)構(gòu)，并對該結(jié)構(gòu)的電路設計、關(guān)鍵參數(shù)選取和插入流程進行了詳細分析。仿真結(jié)果表明通過合理設置參數(shù)，使用該結(jié)構(gòu)能夠在增加芯片面積不超過10%的情況下，將全部節(jié)點的翻轉(zhuǎn)率提高到設定的概率閾值（Pth），提高了檢測過程中木馬被激活的概率，并且縮短了測試時間；相對于基于dSFF的結(jié)構(gòu)，在采用相同的概率閾值時，能夠節(jié)省30%以上的面積。然后，在建立電路功耗模型的基礎上，針對木馬檢測中存在的工藝偏差噪聲和數(shù)據(jù)冗余問題進行了分析，并基于主成分分析提出了一種木馬檢測數(shù)據(jù)的維度優(yōu)化... 

【文章來源】：天津大學天津市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：135 頁

【學位級別】：博士

【部分圖文】：

集成電路設計流程示意圖

5圖 1-4 近年來 IEEE 中收錄的硬件木馬相關(guān)論文數(shù)量統(tǒng)計IBM Watson 研究中心的 Dakshi Agrawal 和 Selcuk Baktir 等人于 2007 年

基于硬件木馬物理特性的分類


本文編號：3527991