目前人們根據(jù)不同的需求制定了不同的通信協(xié)議,并且隨著技術(shù)的發(fā)展,數(shù)據(jù)傳輸量逐漸增多,數(shù)據(jù)處理的復(fù)雜程度逐漸提高,在不同協(xié)議下對(duì)數(shù)據(jù)進(jìn)行高速傳輸也提出了更高的要求。這就需要設(shè)計(jì)專用的高速協(xié)議轉(zhuǎn)換設(shè)備來(lái)完成這一目的,因此針對(duì)以太網(wǎng)萬(wàn)兆數(shù)據(jù)傳輸?shù)难芯恳诧@得很有必要。在初步了解萬(wàn)兆以太網(wǎng)發(fā)展歷程和協(xié)議轉(zhuǎn)換的實(shí)現(xiàn)原理后,選擇用FPGA為載體,圍繞協(xié)議轉(zhuǎn)換中以太網(wǎng)的萬(wàn)兆高速傳輸技術(shù)進(jìn)行研究。在掌握了以太網(wǎng)傳輸和協(xié)議轉(zhuǎn)換原理以及系統(tǒng)硬件開發(fā)設(shè)計(jì)流程的基礎(chǔ)上,設(shè)計(jì)一種基于Xilinx公司Kintex-7系列FPGA芯片的萬(wàn)兆協(xié)議轉(zhuǎn)換系統(tǒng)的硬件平臺(tái)。該平臺(tái)包括數(shù)據(jù)收發(fā)和協(xié)議轉(zhuǎn)換,可以完成數(shù)據(jù)的萬(wàn)兆傳輸和在自定義協(xié)議與以太網(wǎng)協(xié)議之間進(jìn)行轉(zhuǎn)換。本論文的研究?jī)?nèi)容包括:（1）本文采用GTX或LVDS等傳輸技術(shù),構(gòu)建了一套萬(wàn)兆協(xié)議轉(zhuǎn)換硬件平臺(tái)。針對(duì)萬(wàn)兆的傳輸要求,對(duì)FPGA結(jié)構(gòu)進(jìn)行了深入的分析研究。數(shù)據(jù)轉(zhuǎn)換依靠硬件,依靠合適的電路設(shè)計(jì)。本文結(jié)合實(shí)際應(yīng)用設(shè)計(jì)出完整的萬(wàn)兆協(xié)議轉(zhuǎn)換系統(tǒng)的硬件方案。（2）本文基于目前以太網(wǎng)協(xié)議轉(zhuǎn)換的高速傳輸技術(shù)研究現(xiàn)狀,提出了在以太網(wǎng)協(xié)議與自定義協(xié)議之間轉(zhuǎn)換快捷的關(guān)鍵技術(shù)。經(jīng)過(guò)分析提出了... 

【文章來(lái)源】：河北科技大學(xué)河北省

【文章頁(yè)數(shù)】：79 頁(yè)

【學(xué)位級(jí)別】：碩士

【部分圖文】：

可知數(shù)據(jù)通過(guò) FPGA 的發(fā)送接口，然后經(jīng)過(guò)編碼后，進(jìn)入一個(gè)發(fā)送緩

PCS 層預(yù)加重、極性控制、對(duì)齊字符檢驗(yàn)、以及 8B/10B 據(jù)進(jìn)入彈性緩沖器進(jìn)行時(shí)鐘糾正等。最后經(jīng)過(guò)接收位寬的的接收端口。串行接口上，出現(xiàn)數(shù)據(jù)丟包、傳輸誤碼等情況時(shí)，可調(diào)整 號(hào)質(zhì)量。由于傳輸通道的帶寬有限，信號(hào)傳輸過(guò)程中總會(huì)會(huì)隨著信號(hào)頻率不同而發(fā)生改變。調(diào)整不同頻率的信號(hào)的衡功能來(lái)實(shí)現(xiàn)。X 時(shí)鐘 時(shí)鐘結(jié)構(gòu)方面，串行高速收發(fā)器是通過(guò) Qusd 來(lái)進(jìn)行分組的L 和四個(gè) GTX 組成，每一個(gè) GTX 成為一個(gè) Channel。當(dāng)多要合理的考慮時(shí)鐘輸入資源。以 XC7K325T 系列 FPGA 為d，其中以 XC7K325T 系列的 FPGA 來(lái)說(shuō)，分別為 GTX QTX Quad117 和 GTX Quad118。每個(gè) Quad 有兩個(gè)外部差分個(gè) Qusd 的時(shí)鐘結(jié)構(gòu)簡(jiǎn)圖。

圖 2-3 單個(gè) Quad 中多個(gè) GTX 收發(fā)器的多時(shí)鐘框圖示，都有兩個(gè)外部參考時(shí)鐘來(lái)連接著 Quad。每一考時(shí)鐘。GTX 的收發(fā)器對(duì)輸入時(shí)鐘（參考時(shí)鐘）的高精度的時(shí)鐘源。本萬(wàn)兆協(xié)議轉(zhuǎn)換硬件平臺(tái)中便可LK0 和 MGTREFCLK1 的輸入。 技術(shù)的部分研究，對(duì) Kintex-7 系列 FPGA 的高速傳我們對(duì)硬件平臺(tái)的設(shè)計(jì)時(shí)，在時(shí)鐘電路的連接分配 編解碼系統(tǒng)硬件平臺(tái)中，GTX 收發(fā)器中采用 8B/10B 的編碼機(jī)制，廣泛應(yīng)用于各種傳輸機(jī)制中。其原理是將數(shù)據(jù)，編碼集合中包含數(shù)據(jù)字符（D）和控制字符為 1；而 0 表示的是傳輸?shù)臄?shù)據(jù)字符。8B/10B 被廣的平衡性，使編碼 0 和 1 使用相同的個(gè)數(shù)且不連續(xù)

【參考文獻(xiàn)】：
期刊論文
[1]基于FPGA的萬(wàn)兆光纖以太網(wǎng)高速傳輸系統(tǒng)設(shè)計(jì)[J]. 尹虎,劉偉,李昌杰,戚明珠,王超,徐家齊,王鹍.  中國(guó)新通信. 2018(04)
[2]萬(wàn)兆以太網(wǎng)交換機(jī)高速接口的信號(hào)完整性仿真[J]. 孔維剛.  航空計(jì)算技術(shù). 2017(05)
[3]多通道高速數(shù)據(jù)傳輸和存儲(chǔ)鏈路設(shè)計(jì)與實(shí)現(xiàn)[J]. 鐵煜,李森,高正楊,軒新想.  電聲技術(shù). 2017(06)
[4]多通道光纖高速串行傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J]. 楊凱祥,陳鴻,陳一波.  儀表技術(shù)與傳感器. 2017(01)
[5]萬(wàn)兆以太網(wǎng)MAC的流量控制電路設(shè)計(jì)與實(shí)現(xiàn)[J]. 楊瑩,張琴,楊燦美,林福江.  微型機(jī)與應(yīng)用. 2016(13)
[6]基于FPGA的萬(wàn)兆以太網(wǎng)傳輸設(shè)備設(shè)計(jì)[J]. 徐光輝,聶永軍,馮秀妍.  光通信技術(shù). 2015(11)
[7]一種基于FPGA的萬(wàn)兆光纖以太網(wǎng)高速傳輸方法[J]. 楊陽(yáng),劉劍,蔣廼倜,李賽輝.  雷達(dá)與對(duì)抗. 2015(03)
[8]基于FPGA的萬(wàn)兆網(wǎng)的IPsec ESP協(xié)議設(shè)計(jì)與實(shí)現(xiàn)[J]. 劉振鈞,李治輝,林山.  通信技術(shù). 2015(02)
[9]基于Aurora協(xié)議的高速圖像傳輸和通信平臺(tái)設(shè)計(jì)[J]. 岳振,呂波,張涌,李范鳴.  電子技術(shù)應(yīng)用. 2014(08)
[10]北斗衛(wèi)星導(dǎo)航系統(tǒng)的應(yīng)用及其抗干擾技術(shù)[J]. 王曉君,張偉,杜萌萌.  河北工業(yè)科技. 2014(03)

碩士論文
[1]基于FPGA的高速數(shù)據(jù)互連模塊設(shè)計(jì)與應(yīng)用[D]. 靳蘊(yùn)瑜.電子科技大學(xué) 2018
[2]基于FPGA的高速光纖通信數(shù)據(jù)傳輸技術(shù)的研究與實(shí)現(xiàn)[D]. 李亮.吉林大學(xué) 2017
[3]高速數(shù)據(jù)傳輸板卡設(shè)計(jì)及關(guān)鍵技術(shù)研究[D]. 馮錦亭.吉林大學(xué) 2017
[4]高速光纖數(shù)據(jù)采集與傳輸系統(tǒng)關(guān)鍵技術(shù)研究[D]. 陳一波.中北大學(xué) 2017
[5]綜合航電系統(tǒng)高速通信接口的研究與實(shí)現(xiàn)[D]. 曹純重.天津工業(yè)大學(xué) 2017
[6]基于FPGA的萬(wàn)兆網(wǎng)通信協(xié)議轉(zhuǎn)換器設(shè)計(jì)[D]. 金冶純.河北大學(xué) 2016
[7]萬(wàn)兆網(wǎng)絡(luò)數(shù)據(jù)流處理系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[D]. 楊瑞.北京理工大學(xué) 2016
[8]基于FPGA的高速以太網(wǎng)接口設(shè)計(jì)和實(shí)現(xiàn)[D]. 張威.電子科技大學(xué) 2016
[9]相控陣自跟蹤系統(tǒng)信號(hào)處理平臺(tái)硬件設(shè)計(jì)與實(shí)現(xiàn)[D]. 李明.電子科技大學(xué) 2016
[10]2.5G采樣率任意波形信號(hào)源的研究與實(shí)現(xiàn)[D]. 張玉茹.西安電子科技大學(xué) 2016



本文編號(hào)：3467549