本文關鍵詞：基于NiosⅡ軟核的網(wǎng)絡延遲器設計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

【摘要】：大型物流轉運儲倉庫利用分揀設備采集物流包裹信息并通過局域網(wǎng)絡傳輸數(shù)據(jù)信息,實現(xiàn)分類歸儲和轉運,設備在運行中面臨著苛刻的可靠性要求。其可靠性重要參考指標之一便是在發(fā)生網(wǎng)絡延遲現(xiàn)象時系統(tǒng)的工作冗余性。網(wǎng)絡延遲是惡化系統(tǒng)性能、導致采集信息不能準時到達或信息錯誤、引起工作不穩(wěn)定的重要因素；對于分揀儲運設備而言,若對網(wǎng)絡延遲的冗余性不足,最終會導致停線事故。現(xiàn)亟需設計出簡單實用的網(wǎng)絡延遲器模擬網(wǎng)絡延遲發(fā)生,用以評估大型物流分揀和儲運設備的局域網(wǎng)在發(fā)生網(wǎng)絡延遲時設備可靠性。網(wǎng)絡延遲器由MCU和附加設備組成。本網(wǎng)絡延遲器設計利用SOPC技術將Nios Ⅱ軟核和外圍電路集成到FPGA內(nèi),利用嵌入式實時操作系統(tǒng)μC/OS Ⅱ編寫軟件程序,利用NicheStack TCP/IP協(xié)議棧的UDP協(xié)議實現(xiàn)網(wǎng)絡協(xié)議,選用DM9000A以太網(wǎng)芯片作為網(wǎng)絡接口卡核心設備。本設計力圖實現(xiàn)三種工作模式：隨機延遲、固定延遲和數(shù)據(jù)包數(shù)據(jù)錯亂。本文主要論述工作內(nèi)容如下：首先,簡要介紹和回顧網(wǎng)絡延遲成因和于此有關的國內(nèi)外網(wǎng)絡控制系統(tǒng)發(fā)展；其次,闡述說明本設計獨特需求背景和要求及與當前主要網(wǎng)絡延遲有關的研究和設備之間的差異；再次,對本設計的總體技術方案進行介紹；然后對本設計的開發(fā),包括硬件設計與軟件編寫進行介紹；最后,對完成的網(wǎng)絡延遲器設計做一簡要的工作驗證。
【關鍵詞】：網(wǎng)絡延遲器 Nios Ⅱ FPGA SOPC μC/OS Ⅱ
【學位授予單位】：中國科學院大學(工程管理與信息技術學院)
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TP393.06
【目錄】：

• 摘要5-6
• Abstract6-10
• 第1章 緒論10-16
• 1.1 研究背景10-12
• 1.1.1 網(wǎng)絡延遲概述10-11
• 1.1.2 網(wǎng)絡控制的國內(nèi)外發(fā)展和現(xiàn)狀11-12
• 1.2 嵌入式系統(tǒng)和以太網(wǎng)的結合12-13
• 1.2.1 嵌入式設備的發(fā)展12
• 1.2.2 嵌入式網(wǎng)絡系統(tǒng)12-13
• 1.3 本課題的需求背景和主要研究內(nèi)容13-15
• 1.3.1 本課題的需求背景13-14
• 1.3.2 本課題的主要研究內(nèi)容14-15
• 1.4 本章小結15-16
• 第2章 系統(tǒng)設計的技術基礎和實現(xiàn)方案16-28
• 2.1 嵌入式網(wǎng)絡通信協(xié)議16-19
• 2.1.1 嵌入式TCP/IP協(xié)議棧簡述16-17
• 2.1.2 Nichestack TCP/IP協(xié)議棧17-18
• 2.1.3 UDP通信協(xié)議18-19
• 2.2 片上可編程系統(tǒng)SOPC簡介19-21
• 2.3 系統(tǒng)實現(xiàn)方案21-25
• 2.3.1 微處理器的選型21-23
• 2.3.1.1 任務計劃書對處理器選型的要求21-22
• 2.3.1.2 選擇微處理器芯片22-23
• 2.3.2 以太網(wǎng)芯片的選型23-24
• 2.3.3 嵌入式實時操作系統(tǒng)的選擇24-25
• 2.4 系統(tǒng)總體結構圖和工作原理25-26
• 2.5 本章小結26-28
• 第3章 網(wǎng)絡延遲器的硬件設計28-54
• 3.1 硬件原理圖設計29-34
• 3.1.1 電源部分29-30
• 3.1.2 配置芯片部分30
• 3.1.3 SDRAN部分30-31
• 3.1.4 串口通信部分31-32
• 3.1.5 網(wǎng)絡接口卡部分32-34
• 3.2 NiosⅡ處理器系統(tǒng)結構的介紹34-37
• 3.2.1 Nios Ⅱ處理器體系構架34-36
• 3.2.2 Avalon總線技術36-37
• 3.2.3 Nios Ⅱ處理器的特點37
• 3.3 Altera公司的綜合性FPGA硬件開發(fā)環(huán)境37-38
• 3.4 Nios Ⅱ系統(tǒng)各模塊的構建38-53
• 3.4.1 Nios Ⅱ處理器的創(chuàng)建38-39
• 3.4.2 JTAG UART模塊的添加39-40
• 3.4.3 SDRAM模塊的添加40-42
• 3.4.4 DM9000A模塊的添加42-44
• 3.4.5 串行FLASH模塊的添加44-45
• 3.4.6 PLL模塊的添加45-46
• 3.4.7 TIMER模塊的添加46-47
• 3.4.8 UART模塊的添加47-51
• 3.4.9 GPIO模塊的添加51
• 3.4.10 設置基地址與中斷優(yōu)先級51-53
• 3.5 本章小結53-54
• 第4章 軟件程序設計54-72
• 4.1 Nios Ⅱ IDE下的程序設計54-66
• 4.1.1 Nios Ⅱ IDE軟件開發(fā)環(huán)境54
• 4.1.2 HAL系統(tǒng)庫簡介54-56
• 4.1.3 Nios Ⅱ IDE下移植μC/OSⅡ操作系統(tǒng)56-59
• 4.1.4 DM9000a以太網(wǎng)芯片接口59-60
• 4.1.5 Nichestack TCP/IP協(xié)議棧的初始化60-61
• 4.1.6 延遲工作模式的構建61-64
• 4.1.7 實時操作系統(tǒng)主要任務介紹64-66
• 4.2 網(wǎng)絡部分編程簡介66-70
• 4.2.1 Socket概念66-67
• 4.2.2 Socket類型67-68
• 4.2.3 本設計套接字編程68-70
• 4.3 本章小結70-72
• 第5章 網(wǎng)絡延遲的驗證72-80
• 5.1 連接驗證72-73
• 5.1.1 ping驗證72
• 5.1.2 抓包驗證72-73
• 5.2 控制實驗驗證73-77
• 5.3 本章小結77-80
• 第6章 總結與展望80-82
• 6.1 本文工作的總結80
• 6.2 問題和展望80-82
• 參考文獻82-86
• 致謝86-88
• 個人簡歷、在學期間發(fā)表的論文與研究成果88

【參考文獻】

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  本文關鍵詞：基于NiosⅡ軟核的網(wǎng)絡延遲器設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

本文編號：331596