發(fā)布時間：2021-03-24 09:19

　　隨著互聯(lián)網(wǎng)絡的高速發(fā)展，網(wǎng)絡應用也日趨復雜化和多樣化。越來越多的網(wǎng)絡應用要求在網(wǎng)絡端對數(shù)據(jù)包進行深度處理（如深度包檢測等）網(wǎng)絡處理器作為網(wǎng)絡設備的核心處理單元必須能夠滿足深度處理類網(wǎng)絡應用的需求。深度處理類網(wǎng)絡應用不僅需要對數(shù)據(jù)包包頭進行處理，還要對載荷部分進行處理。而在網(wǎng)絡處理器中，數(shù)據(jù)包的載荷部分通常存儲在片外存儲器中，訪問延遲較高。同時，受存儲器芯片帶寬的限制，每次只能讀/寫一個數(shù)據(jù)段（如64字節(jié)）。因此在進行深度處理時，處理單元需要頻繁訪問片外存儲器，這將大幅增加系統(tǒng)的處理時延。傳統(tǒng)網(wǎng)絡處理器采用硬件多線程機制隱藏訪存時延，雖然能夠提高處理單元利用率，但是并不能真正降低處理時延。而且，過多的線程切換需要大量的中間結(jié)果存取操作，致使系統(tǒng)性能降低。本文提出一種改進的存儲器訪問機制——Push模型。Push模型對數(shù)據(jù)包數(shù)據(jù)進行預取并推送至處理單元本地存儲器中，使處理單元能夠?qū)?shù)據(jù)包進行連續(xù)處理。理論分析和實驗結(jié)果表明，相比傳統(tǒng)模型，Push模型在進行深度處理操作時，可以獲得更高的系統(tǒng)吞吐率和更低的處理時延。新型網(wǎng)絡應用不僅要求對數(shù)據(jù)包進行深度處理，還要求在處理數(shù)據(jù)包時考慮網(wǎng)絡流內(nèi)數(shù)據(jù)... 

【文章來源】：清華大學北京市 211工程院校 985工程院校 教育部直屬院校

【文章頁數(shù)】：122 頁

【學位級別】：博士

【部分圖文】：

CaviumOCTEONIIICN7XXX網(wǎng)絡處理器整體架構(gòu)

第二類網(wǎng)絡處理器采用專門優(yōu)化的多核處理單元，具有代表性的如 EZchip 的NP-4 網(wǎng)絡處理器[21]。NP-4 網(wǎng)絡處理器結(jié)構(gòu)如圖 2.2 所示。NP-4 網(wǎng)絡處理器設計更為專用，主要針對網(wǎng)絡層和數(shù)據(jù)鏈路層的網(wǎng)絡應用，能夠獲得更高的處理性能（100Gbps），但是對于復雜的網(wǎng)絡應用支持程度有限。

圖 2.3 Tilera TILEPro64 網(wǎng)絡處理器整體架構(gòu)以上主流網(wǎng)絡處理器具有的共同特點如下：1） 核心處理模塊都采用多處理核心機制。因為相對通用處理器應用，網(wǎng)絡應用較為簡單，因此單個處理核心設計盡可能精簡，以便能夠在有

【參考文獻】：
期刊論文
[1]網(wǎng)絡入侵檢測中多模式匹配的狀態(tài)編碼方法[J]. 吳碧海,趙有健.  清華大學學報（自然科學版）網(wǎng)絡.預覽. 2009(04)



本文編號：3097474