隨著互聯(lián)網(wǎng)絡(luò)的高速發(fā)展，網(wǎng)絡(luò)應(yīng)用也日趨復(fù)雜化和多樣化。越來(lái)越多的網(wǎng)絡(luò)應(yīng)用要求在網(wǎng)絡(luò)端對(duì)數(shù)據(jù)包進(jìn)行深度處理（如深度包檢測(cè)等）網(wǎng)絡(luò)處理器作為網(wǎng)絡(luò)設(shè)備的核心處理單元必須能夠滿足深度處理類網(wǎng)絡(luò)應(yīng)用的需求。深度處理類網(wǎng)絡(luò)應(yīng)用不僅需要對(duì)數(shù)據(jù)包包頭進(jìn)行處理，還要對(duì)載荷部分進(jìn)行處理。而在網(wǎng)絡(luò)處理器中，數(shù)據(jù)包的載荷部分通常存儲(chǔ)在片外存儲(chǔ)器中，訪問(wèn)延遲較高。同時(shí)，受存儲(chǔ)器芯片帶寬的限制，每次只能讀/寫一個(gè)數(shù)據(jù)段（如64字節(jié)）。因此在進(jìn)行深度處理時(shí)，處理單元需要頻繁訪問(wèn)片外存儲(chǔ)器，這將大幅增加系統(tǒng)的處理時(shí)延。傳統(tǒng)網(wǎng)絡(luò)處理器采用硬件多線程機(jī)制隱藏訪存時(shí)延，雖然能夠提高處理單元利用率，但是并不能真正降低處理時(shí)延。而且，過(guò)多的線程切換需要大量的中間結(jié)果存取操作，致使系統(tǒng)性能降低。本文提出一種改進(jìn)的存儲(chǔ)器訪問(wèn)機(jī)制——Push模型。Push模型對(duì)數(shù)據(jù)包數(shù)據(jù)進(jìn)行預(yù)取并推送至處理單元本地存儲(chǔ)器中，使處理單元能夠?qū)?shù)據(jù)包進(jìn)行連續(xù)處理。理論分析和實(shí)驗(yàn)結(jié)果表明，相比傳統(tǒng)模型，Push模型在進(jìn)行深度處理操作時(shí)，可以獲得更高的系統(tǒng)吞吐率和更低的處理時(shí)延。新型網(wǎng)絡(luò)應(yīng)用不僅要求對(duì)數(shù)據(jù)包進(jìn)行深度處理，還要求在處理數(shù)據(jù)包時(shí)考慮網(wǎng)絡(luò)流內(nèi)數(shù)據(jù)... 

【文章來(lái)源】：清華大學(xué)北京市 211工程院校 985工程院校 教育部直屬院校

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【學(xué)位級(jí)別】：博士

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CaviumOCTEONIIICN7XXX網(wǎng)絡(luò)處理器整體架構(gòu)

第二類網(wǎng)絡(luò)處理器采用專門優(yōu)化的多核處理單元，具有代表性的如 EZchip 的NP-4 網(wǎng)絡(luò)處理器[21]。NP-4 網(wǎng)絡(luò)處理器結(jié)構(gòu)如圖 2.2 所示。NP-4 網(wǎng)絡(luò)處理器設(shè)計(jì)更為專用，主要針對(duì)網(wǎng)絡(luò)層和數(shù)據(jù)鏈路層的網(wǎng)絡(luò)應(yīng)用，能夠獲得更高的處理性能（100Gbps），但是對(duì)于復(fù)雜的網(wǎng)絡(luò)應(yīng)用支持程度有限。

圖 2.3 Tilera TILEPro64 網(wǎng)絡(luò)處理器整體架構(gòu)以上主流網(wǎng)絡(luò)處理器具有的共同特點(diǎn)如下：1） 核心處理模塊都采用多處理核心機(jī)制。因?yàn)橄鄬?duì)通用處理器應(yīng)用，網(wǎng)絡(luò)應(yīng)用較為簡(jiǎn)單，因此單個(gè)處理核心設(shè)計(jì)盡可能精簡(jiǎn)，以便能夠在有

【參考文獻(xiàn)】：
期刊論文
[1]網(wǎng)絡(luò)入侵檢測(cè)中多模式匹配的狀態(tài)編碼方法[J]. 吳碧海,趙有健.  清華大學(xué)學(xué)報(bào)（自然科學(xué)版）網(wǎng)絡(luò).預(yù)覽. 2009(04)



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