發(fā)布時間：2020-05-14 19:30

【摘要】：第五代移動通信系統(tǒng)的發(fā)展,以及云計算、物聯(lián)網的應用,對下一代通信網絡架構的功能和性能提出了更多的要求。越來越多的個人云服務的應用對網絡安全提出了新的挑戰(zhàn),傳統(tǒng)的基于軟件層面的網絡數(shù)據加密方式不足以滿足下一代網絡體系對傳輸速率的需求;同時,由于物聯(lián)網的發(fā)展而產生的越來越多的網絡終端,使得網絡節(jié)點的低功耗研究對綠色網絡的實現(xiàn)同樣具有舉足輕重的意義。本文基于以上背景,利用硬件實現(xiàn)加密算法的方式,在Net FPGA 10G板卡的Open Flow交換機中,完成了高速網絡數(shù)據包加密系統(tǒng)的設計。同時,對不同的加密方法和不同的硬件優(yōu)化方法進行功耗分析與優(yōu)化,研究了算法硬件實現(xiàn)的低功耗設計方式。論文的主要工作及貢獻包括:在高速網絡安全通信方面,本文對AES加密算法和Present算法的原理、硬件實現(xiàn)與安全性等方面展開研究,使用輕量級加密算法Present對網絡數(shù)據包進行加密,利用Verilog HDL語言對算法進行硬件實現(xiàn)。在Open Flow交換機架構下,利用高速AXI總線將算法與Net FPGA工程做連接,用流水線結構的優(yōu)化方式實現(xiàn)了數(shù)據吞吐量為10Gbit/s的高速網絡數(shù)據包加密系統(tǒng)。實現(xiàn)的數(shù)據包加密系統(tǒng)有助于提升當前以軟件的方式加密網絡數(shù)據包的速率和性能,并且通過國際合作,在歐盟INPUT項目中得到成功應用。在算法低功耗硬件實現(xiàn)及優(yōu)化方面,本文在算法級、系統(tǒng)級與RTL級對數(shù)字集成電路的低功耗方法研究基礎上,完成了基于FPGA的功耗測量平臺的軟硬件設計,并用于電路功耗分析;提出了一種在算法級優(yōu)化AES加密的方法,對優(yōu)化前后的算法電路進行功耗分析,實驗結果表明其邏輯資源使用量比優(yōu)化前下降了11%,功耗降低了5%;將Present算法在硬件層面進行了功耗優(yōu)化,一定應用場景下,終端節(jié)點的加密算法電路功耗降低最大可達20%-30%;對比了不同算法、不同結構的電路的功耗,用實際測量的數(shù)據分析了電路工作頻率、數(shù)據吞吐率、邏輯資源使用量對電路功耗的影響。相關工作和結論已用于實際的工程項目中,同時相關研究成果在第七屆大學生集成電路大賽全國總決賽中獲得了特等獎的成績。
【圖文】：

杭州電子科技大學碩士學位論文平線 2020 計劃資助的一個研究項目，該項目研究著眼于為下一代互聯(lián)網個人服務設計一個使用范例，基于當前網絡性能存在的瓶頸重新定義整個網絡系統(tǒng)并基于 SDN 架構的邊緣計算方式為個人云服務中的隱私數(shù)據進行加密。該項成功利用了軟件定義網絡的相關優(yōu)勢，同時研究了基于網絡節(jié)點硬件加密的安通信模式。

第二章 NetFPGA 10G 開發(fā)平臺介紹本章主要研究兩代 NetFPGA 開發(fā)板的原理、應用場景、開發(fā)方式，首先個 NetFPGA 開發(fā)環(huán)境（包括硬件數(shù)據層與驅動控制層）做了介紹，然后，論文研究目的，研究了 NetFPGA 數(shù)據傳輸層的原理、架構等內容，重點介下文要用到的 OpenFlow 交換機結構以及 AXI 總線協(xié)議，給后續(xù)開發(fā)過程中的相關技術進行解析。1 NetFPGA10G 簡介伴隨著 NetFPGA 開發(fā)套件在網絡研究機構的流行，越來越多的網絡研究者開始學習使用這個開源的開發(fā)平臺。該開發(fā)套件最初只是斯坦福大學教學的 Project，該項目為通信網絡研究人員提供了一個成本低而且可重復定制使硬件開發(fā)平臺，，使得相關高校和網絡通信研究機構在非常短的時間內開發(fā)新高性能網絡架構成為可能。NetFPGA 系統(tǒng)架構如圖 2.1 所示：
【學位授予單位】：杭州電子科技大學
【學位級別】：碩士
【學位授予年份】：2018
【分類號】：TP393.08

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本文編號：2663825