【摘要】：在研究片上網(wǎng)絡(luò)服務(wù)質(zhì)量的基礎(chǔ)上,提出面向多處理器的64核片上網(wǎng)絡(luò)結(jié)構(gòu)。IP單元產(chǎn)生不同類型的數(shù)據(jù)包,網(wǎng)絡(luò)提供優(yōu)先級(jí)別服務(wù),以保證高優(yōu)先級(jí)數(shù)據(jù)包的低延時(shí)需要。性能統(tǒng)計(jì)結(jié)果表明,該模型對(duì)多處理器之間不同類型的數(shù)據(jù)包通信均滿足服務(wù)質(zhì)量要求。
【圖文】：

緩存當(dāng)前虛通道，直到下一跳網(wǎng)絡(luò)空閑。當(dāng)尾片從輸入到輸出轉(zhuǎn)發(fā)后，Ｒｆｕｌｌ信號(hào)送達(dá)上級(jí)路由器，表示本級(jí)虛通道空閑，可接收新數(shù)據(jù)包。Ｃｒｏｓｓｂａｒ仲裁機(jī)制采用優(yōu)先級(jí)輪詢策略，即當(dāng)多個(gè)輸入端口的數(shù)據(jù)包請(qǐng)求某一個(gè)端口輸出時(shí)，Ｃｒｏｓｓｂａｒ判斷各數(shù)據(jù)包的類型，響應(yīng)優(yōu)先級(jí)高的數(shù)據(jù)包先出路由器；若兩個(gè)包的優(yōu)先級(jí)相等，則采用同等優(yōu)先級(jí)數(shù)據(jù)包輪詢策略來保證高優(yōu)先級(jí)數(shù)據(jù)包的低延時(shí)要求。４性能分析文中采用Ｖｅｒｉｌｏｇ硬件描述語言實(shí)現(xiàn)Ｍｅｓｈ網(wǎng)絡(luò)模型，并對(duì)仿真結(jié)果進(jìn)行分析。圖５和圖６分別給出地址均勻分布和局部分布流量模型中數(shù)據(jù)包端到端延遲隨數(shù)據(jù)包注入率變化的曲線圖。顯然，隨著網(wǎng)絡(luò)流量的增大，Ｓｉｇｎａｌ類型數(shù)據(jù)包始終具有較低延遲，保證了對(duì)最高優(yōu)先級(jí)數(shù)據(jù)包的低延時(shí)要求。Ｒｅａｌ＿Ｔｉｍｅ類型數(shù)據(jù)包和ＷＲ／ＲＤ類型數(shù)據(jù)包平均延時(shí)保持穩(wěn)定增大，滿足多處理單元之間的通信要求。Ｂｌｏｃｋ＿Ｔｒａｎ類型數(shù)據(jù)包在注入率較高時(shí)端到端延時(shí)增大，但在５０％的注入率下平均延時(shí)保持在同一個(gè)數(shù)量級(jí)，同樣滿足處理器的數(shù)據(jù)塊傳送。圖５均勻分布流量平均延時(shí)曲線圖圖６局部分布流量平均延時(shí)曲線圖ｘｌａｂｅｌ（ＴｒａｆｆｉｃＲａｔｅ％）結(jié)束語本文深入研究分析了面向多處理器片上網(wǎng)絡(luò)ＱｏＳ機(jī)制，采用硬件語言搭建６４單元２Ｄｍｅｓｈ網(wǎng)絡(luò)。該模型模擬處理器產(chǎn)生不同類型的數(shù)據(jù)包，數(shù)據(jù)包按優(yōu)先級(jí)傳送，并支持多種流量模型分布。仿真結(jié)果表明，其在不同數(shù)據(jù)注入率情況下對(duì)優(yōu)先級(jí)高數(shù)據(jù)包具有最低平均延時(shí)，滿足面向ＳｏＣ多處理單元的ＱｏＳ要求。參考文獻(xiàn)［１］ＡｌｉｎｅＭ，Ｌｅｏｎｅｌ

通道，直到下一跳網(wǎng)絡(luò)空閑。當(dāng)尾片從輸入到輸出轉(zhuǎn)發(fā)后，Ｒｆｕｌｌ信號(hào)送達(dá)上級(jí)路由器，表示本級(jí)虛通道空閑，，可接收新數(shù)據(jù)包。Ｃｒｏｓｓｂａｒ仲裁機(jī)制采用優(yōu)先級(jí)輪詢策略，即當(dāng)多個(gè)輸入端口的數(shù)據(jù)包請(qǐng)求某一個(gè)端口輸出時(shí)，Ｃｒｏｓｓｂａｒ判斷各數(shù)據(jù)包的類型，響應(yīng)優(yōu)先級(jí)高的數(shù)據(jù)包先出路由器；若兩個(gè)包的優(yōu)先級(jí)相等，則采用同等優(yōu)先級(jí)數(shù)據(jù)包輪詢策略來保證高優(yōu)先級(jí)數(shù)據(jù)包的低延時(shí)要求。４性能分析文中采用Ｖｅｒｉｌｏｇ硬件描述語言實(shí)現(xiàn)Ｍｅｓｈ網(wǎng)絡(luò)模型，并對(duì)仿真結(jié)果進(jìn)行分析。圖５和圖６分別給出地址均勻分布和局部分布流量模型中數(shù)據(jù)包端到端延遲隨數(shù)據(jù)包注入率變化的曲線圖。顯然，隨著網(wǎng)絡(luò)流量的增大，Ｓｉｇｎａｌ類型數(shù)據(jù)包始終具有較低延遲，保證了對(duì)最高優(yōu)先級(jí)數(shù)據(jù)包的低延時(shí)要求。Ｒｅａｌ＿Ｔｉｍｅ類型數(shù)據(jù)包和ＷＲ／ＲＤ類型數(shù)據(jù)包平均延時(shí)保持穩(wěn)定增大，滿足多處理單元之間的通信要求。Ｂｌｏｃｋ＿Ｔｒａｎ類型數(shù)據(jù)包在注入率較高時(shí)端到端延時(shí)增大，但在５０％的注入率下平均延時(shí)保持在同一個(gè)數(shù)量級(jí)，同樣滿足處理器的數(shù)據(jù)塊傳送。圖５均勻分布流量平均延時(shí)曲線圖圖６局部分布流量平均延時(shí)曲線圖ｘｌａｂｅｌ（ＴｒａｆｆｉｃＲａｔｅ％）結(jié)束語本文深入研究分析了面向多處理器片上網(wǎng)絡(luò)ＱｏＳ機(jī)制，采用硬件語言搭建６４單元２Ｄｍｅｓｈ網(wǎng)絡(luò)。該模型模擬處理器產(chǎn)生不同類型的數(shù)據(jù)包，數(shù)據(jù)包按優(yōu)先級(jí)傳送，并支持多種流量模型分布。仿真結(jié)果表明，其在不同數(shù)據(jù)注入率情況下對(duì)優(yōu)先級(jí)高數(shù)據(jù)包具有最低平均延時(shí)，滿足面向ＳｏＣ多處理單元的ＱｏＳ要求。參考文獻(xiàn)［１］ＡｌｉｎｅＭ，ＬｅｏｎｅｌＴ，Ｎ
【作者單位】： 西安郵電大學(xué)計(jì)算機(jī)學(xué)院;
【基金】：陜西省重大科技創(chuàng)新專項(xiàng)(2008ZKC02-11)資助
【分類號(hào)】：TN47;TP393.05

【參考文獻(xiàn)】

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【共引文獻(xiàn)】

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本文編號(hào)：2542168