【摘要】：針對單片現(xiàn)場可編程門陣列(FPGA)在處理高速網(wǎng)絡中海量數(shù)據(jù)時存在效率低下的問題,結合多處理器的雙優(yōu)先級調度算法,在所構建的多片F(xiàn)PGA并行處理的高速數(shù)據(jù)采集和處理模型上,提出一種基于多片F(xiàn)PGA的雙優(yōu)先級動態(tài)調度算法,并對處于低優(yōu)先級段的強實時周期任務提出一種最早截止期臨界松弛調度(EDCL)算法。根據(jù)任務的松弛度確定任務的優(yōu)先級,若提升時間到達時仍未完成,則將其提升到高優(yōu)先級段;對軟實時周期任務,設置在中優(yōu)先級段,通過延長當前任務截止期至動態(tài)模糊閾值進行調度。實驗結果表明,該算法能很好地調度強實時周期任務,保證重要任務的優(yōu)先執(zhí)行,并能降低由于搶占造成的軟實時周期任務錯失率。
[Abstract]:In order to solve the problem of inefficient processing of mass data in high-speed network by single-chip field programmable gate array (FPGA), a multi-processor dual-priority scheduling algorithm is proposed. Based on the high speed data acquisition and processing model of multi-chip FPGA parallel processing, a dual-priority dynamic scheduling algorithm based on multi-chip FPGA is proposed. A critical relaxation scheduling (EDCL) algorithm is proposed for strong real-time periodic tasks with low priority. The priority of the task is determined according to the relaxation degree of the task. If the lifting time is not completed, it is raised to a high priority segment, and the soft real-time periodic task is set in the middle priority segment. By extending the current task deadline to the dynamic fuzzy threshold for scheduling. Experimental results show that the proposed algorithm can effectively schedule strong real-time periodic tasks, ensure priority execution of important tasks, and reduce the miss rate of soft real-time periodic tasks caused by preemption.
【作者單位】： 桂林電子科技大學電子工程與自動化學院;桂林電子科技大學計算機科學與工程學院;桂林電子科技大學信息與通信學院;
【基金】：國家自然科學基金資助項目(61163058) 廣西自然科學基金資助項目(2011GXNSFB018076) 廣西科學研究與技術開發(fā)計劃項目(桂科攻11107006-21)
【分類號】：TP393.08;TN791

【參考文獻】

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本文編號：2281453