發(fā)布時(shí)間：2017-10-12 17:14

  本文關(guān)鍵詞：IPSec協(xié)議下加密IP核的設(shè)計(jì)與FPGA實(shí)現(xiàn)

  更多相關(guān)文章： IPSec IPv6 加密算法 IP核 網(wǎng)絡(luò)安全

【摘要】：隨著互聯(lián)網(wǎng)用戶數(shù)量的不斷增長,IPv4 (Internet Protocol Version 4)的地址空間日漸不足,IPv6(Internet Protocol Version 6)作為新一代網(wǎng)絡(luò)協(xié)議即將進(jìn)入大規(guī)模應(yīng)用階段。面臨錯(cuò)綜復(fù)雜的網(wǎng)絡(luò)壞境,僅基于IPv6協(xié)議本身的網(wǎng)絡(luò)將存在巨大的安全問題,因此國際互聯(lián)網(wǎng)工程任務(wù)組(Internet Engineering Task Force, IETF)規(guī)定IPv6必須支持IPSec (Internet Protocol Security)協(xié)議,為網(wǎng)絡(luò)層數(shù)據(jù)提供安全保障。IPSec協(xié)議的安全性需要密集的算法數(shù)據(jù)運(yùn)算來保障,軟件實(shí)現(xiàn)方式導(dǎo)致其工作效率低下,故本文提出一種IPSec協(xié)議下加密P核(]Intellectual Property Core)的設(shè)計(jì)。本設(shè)計(jì)采用硬件電路實(shí)現(xiàn)方式,不需要占用大量CPU (Central Processing Unit)資源,極大提高IPSec協(xié)議處理的工作效率,這對(duì)研究IPv6網(wǎng)絡(luò)安全技術(shù)具有重要意義。本文首先對(duì)IPSec協(xié)議展開調(diào)研和分析,簡單描述了IPSec協(xié)議系統(tǒng)硬件設(shè)計(jì)以及系統(tǒng)工作情況。然后,本文對(duì)加密P核進(jìn)行硬件架構(gòu)設(shè)計(jì)以及模塊劃分,并定義了IP核的數(shù)據(jù)信號(hào)接口,詳細(xì)闡述了各個(gè)模塊的功能、結(jié)構(gòu)、數(shù)據(jù)包格式以及電路等設(shè)計(jì)。采用Verilog硬件描述語言對(duì)各個(gè)模塊進(jìn)行RTL (Register Transfer Level)級(jí)設(shè)計(jì),并完成功能仿真。本硬件加密IP核的設(shè)計(jì)支持AES-CBC、 3DES-CBC 和 NULL三種算法模式,且AES-CBC算法支持128比特、192比特和256比特三種不同長度的密鑰,能夠?qū)Pv6數(shù)據(jù)報(bào)進(jìn)行解析,完成傳輸模式和隧道模式下IPSec加解密處理工作,具有一定的時(shí)效性和創(chuàng)新性。本文最后搭建驗(yàn)證平臺(tái),在Xilinx XUPV5-LX110T FPGA (Field Programmable Gate Array)開發(fā)板上進(jìn)行加密IP核的板級(jí)驗(yàn)證,并將輸出結(jié)果打印在上位機(jī)程序界面上,結(jié)果表明本設(shè)計(jì)實(shí)現(xiàn)了加密IP核的各項(xiàng)功能。整個(gè)硬件系統(tǒng)的數(shù)據(jù)位寬為32比特,系統(tǒng)主時(shí)鐘可達(dá)150MHz,達(dá)到了預(yù)期的性能指標(biāo)。本設(shè)計(jì)可以直接應(yīng)用到基于IPv6的IPSec協(xié)議安全處理器的工程實(shí)踐中,也可以應(yīng)用到涉及密碼芯片的安全工程項(xiàng)目中,極大縮短項(xiàng)目開發(fā)周期,具有重要的工程實(shí)踐意義。
【關(guān)鍵詞】：IPSec IPv6 加密算法 IP核 網(wǎng)絡(luò)安全
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP393.08
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-12
• 1.1 課題背景與意義8-9
• 1.2 國內(nèi)外研究現(xiàn)狀9
• 1.3 研究內(nèi)容與設(shè)計(jì)指標(biāo)9-10
• 1.3.1 研究內(nèi)容9-10
• 1.3.2 設(shè)計(jì)指標(biāo)10
• 1.4 論文組織10-12
• 第二章 IPSec協(xié)議相關(guān)理論分析12-22
• 2.1 網(wǎng)絡(luò)協(xié)議分層模型12-13
• 2.2 IPv6協(xié)議13-14
• 2.3 IPSec協(xié)議安全體系14-19
• 2.3.1 IPSec協(xié)議工作模式15-16
• 2.3.2 認(rèn)證頭AH協(xié)議16-17
• 2.3.3 封裝安全載荷ESP協(xié)議17-19
• 2.4 IPSec協(xié)議安全聯(lián)盟19-20
• 2.4.1 安全參數(shù)索引19
• 2.4.2 安全聯(lián)盟數(shù)據(jù)庫19-20
• 2.4.3 安全策略數(shù)據(jù)庫20
• 2.5 本章小結(jié)20-22
• 第三章 IPSec協(xié)議下加密IP核的硬件架構(gòu)設(shè)計(jì)22-46
• 3.1 IPSec協(xié)議系統(tǒng)硬件設(shè)計(jì)22-25
• 3.1.1 處理外出數(shù)據(jù)報(bào)的系統(tǒng)工作22-23
• 3.1.2 處理進(jìn)入數(shù)據(jù)報(bào)的系統(tǒng)工作23-25
• 3.2 加密IP核硬件架構(gòu)設(shè)計(jì)25-27
• 3.3 數(shù)據(jù)包解析控制模塊設(shè)計(jì)27-35
• 3.3.1 數(shù)據(jù)包格式制定27-29
• 3.3.2 模塊結(jié)構(gòu)設(shè)計(jì)29-30
• 3.3.3 計(jì)算填充項(xiàng)長度30-31
• 3.3.4 狀態(tài)機(jī)設(shè)計(jì)31-34
• 3.3.5 電路設(shè)計(jì)34-35
• 3.4 算法模塊設(shè)計(jì)35-40
• 3.4.1 數(shù)據(jù)包格式制定35-36
• 3.4.2 模塊結(jié)構(gòu)設(shè)計(jì)36-37
• 3.4.3 算法模塊電路設(shè)計(jì)37-40
• 3.5 數(shù)據(jù)包封裝處理模塊設(shè)計(jì)40-44
• 3.5.1 數(shù)據(jù)包格式制定40-41
• 3.5.2 模塊結(jié)構(gòu)設(shè)計(jì)41
• 3.5.3 狀態(tài)機(jī)設(shè)計(jì)41-43
• 3.5.4 電路設(shè)計(jì)43-44
• 3.6 本章小結(jié)44-46
• 第四章 算法引擎模塊硬件設(shè)計(jì)46-60
• 4.1 AES算法引擎模塊硬件設(shè)計(jì)46-52
• 4.1.1 字節(jié)替換模塊設(shè)計(jì)47-48
• 4.1.2 行移位模塊設(shè)計(jì)48-49
• 4.1.3 列混合模塊設(shè)計(jì)49-50
• 4.1.4 輪密鑰加及密鑰擴(kuò)展模塊設(shè)計(jì)50-52
• 4.1.5 電路設(shè)計(jì)52
• 4.2 3DES算法引擎模塊硬件設(shè)計(jì)52-58
• 4.2.1 硬件架構(gòu)設(shè)計(jì)54-55
• 4.2.2 密鑰生成模塊設(shè)計(jì)55-56
• 4.2.3 迭代運(yùn)算模塊設(shè)計(jì)56-57
• 4.2.4 電路設(shè)計(jì)57-58
• 4.3 算法CBC模式結(jié)構(gòu)設(shè)計(jì)58-59
• 4.4 本章小結(jié)59-60
• 第五章 驗(yàn)證及結(jié)果分析60-74
• 5.1 FPGA實(shí)現(xiàn)流程60-61
• 5.2 模塊級(jí)功能驗(yàn)證61-66
• 5.2.1 數(shù)據(jù)包解析控制模塊驗(yàn)證61-63
• 5.2.2 AES算法模塊驗(yàn)證63-65
• 5.2.3 3DES算法模塊驗(yàn)證65
• 5.2.4 數(shù)據(jù)包封裝處理模塊驗(yàn)證65-66
• 5.3 系統(tǒng)級(jí)功能驗(yàn)證66-67
• 5.4 FPGA實(shí)現(xiàn)67-72
• 5.4.1 ISE綜合及實(shí)現(xiàn)67-69
• 5.4.2 上板驗(yàn)證69-72
• 5.5 結(jié)果分析72-73
• 5.6 本章小結(jié)73-74
• 第六章 總結(jié)與展望74-76
• 6.1 總結(jié)74
• 6.2 展望74-76
• 參考文獻(xiàn)76-78
• 致謝78-80
• 攻讀碩士學(xué)位期間的成果80-82
• 附錄82-83

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前1條

1 李冰;夏克維;梁文麗;;基于流水線結(jié)構(gòu)的可重構(gòu)AES算法IP核的硬件實(shí)現(xiàn)(英文)[J];Journal of Southeast University(English Edition);2010年01期

中國博士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 牛峗;單通道10Gbps在線網(wǎng)絡(luò)安全處理器設(shè)計(jì)研究與實(shí)現(xiàn)[D];清華大學(xué);2014年

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前2條

1 李華;基于FPGA的3DES加密算法的設(shè)計(jì)[D];西安電子科技大學(xué);2013年

2 秋小強(qiáng);基于IPSec協(xié)議的安全協(xié)處理器設(shè)計(jì)[D];西安電子科技大學(xué);2008年

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本文編號(hào)：1019921